- 您現(xiàn)在的位置：買(mǎi)賣(mài)IC網(wǎng) > PDF目錄369925 > MPC7400 (Motorola, Inc.) 32-Bit Microprocessor(32位微處理器) PDF資料下載
參數(shù)資料
| 型號(hào)： | MPC7400 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁(yè)數(shù)： | 10/646頁(yè) |
| 文件大小： | 7081K |
| 代理商： | MPC7400 |
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MPC7400 RISC Microprocessor Users Manual
CONTENTS
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Title
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Number
3.4.4.3
3.4.4.4
3.5
3.5.1
3.5.1.1
3.5.1.2
3.5.1.3
3.5.1.4
3.5.1.5
3.5.1.6
3.5.2
3.5.3
3.5.3.1
3.5.3.2
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3.5.3.5
3.5.3.6
3.5.3.7
3.5.3.8
3.6
3.6.1
3.6.2
3.6.3
3.6.4
3.6.5
3.6.6
3.6.7
3.6.8
3.6.8.1
3.6.9
3.7
3.7.1
3.7.2
3.7.2.1
3.7.3
3.7.3.1
3.7.3.2
3.7.3.3
3.7.3.4
3.7.3.5
3.7.3.6
3.7.3.6.1
Enforcing Store Ordering ......................................................................... 3-34
Atomic Memory References..................................................................... 3-35
Cache Control................................................................................................... 3-36
Cache Control Parameters in HID0.............................................................. 3-36
Enabling and Disabling the Data Cache................................................... 3-36
Data Cache Locking ................................................................................. 3-36
Data Cache Flash Invalidation.................................................................. 3-37
Enabling and Disabling the Instruction Cache ......................................... 3-38
Instruction Cache Locking........................................................................ 3-38
Instruction Cache Flash Invalidation........................................................ 3-38
Data Cache Hardware Flush Parameter in MSSCR0.................................... 3-39
Cache Control Instructions ........................................................................... 3-40
Data Cache Block Touch (
dcbt
)............................................................... 3-40
Data Cache Block Touch for Store (
dcbtst
)............................................. 3-41
Data Cache Block Zero (
dcbz
)................................................................. 3-42
Data Cache Block Store (
dcbst
)............................................................... 3-42
Data Cache Block Flush (
dcbf
)................................................................ 3-43
Data Cache Block Allocate (
dcba
)........................................................... 3-43
Data Cache Block Invalidate (
dcbi
)......................................................... 3-43
Instruction Cache Block Invalidate (
icbi
)................................................. 3-44
Cache Operations.............................................................................................. 3-45
Data Cache Block Fill Operations................................................................ 3-45
Instruction Cache Block Fill Operations ...................................................... 3-45
Allocation on Cache Misses ......................................................................... 3-45
Load Miss Folding........................................................................................ 3-46
Store Miss Merging ...................................................................................... 3-46
Store Hit to a Data Cache Block Marked Recent or Shared......................... 3-47
Data Cache Block Push Operation................................................................ 3-48
Cache Block Replacement Selection............................................................ 3-48
AltiVec LRU Instruction Support............................................................. 3-51
L1 Cache Invalidation and Flushing............................................................. 3-52
L2 Cache Interface............................................................................................ 3-53
L2 Cache Interface Overview....................................................................... 3-53
L2 Cache Organization................................................................................. 3-54
L2 Cache Tag Status Bits ......................................................................... 3-54
L2 Cache Control Register (L2CR).............................................................. 3-55
Enabling and Disabling the L2 Cache...................................................... 3-55
L2 Cache Parity Checking and Generation .............................................. 3-56
L2 Cache Size........................................................................................... 3-56
L2 Cache SRAM Types............................................................................ 3-56
L2 Cache Write-Back/Write-Through Modes.......................................... 3-56
L2 Cache Data-Only and Instruction-Only Operation.............................. 3-57
L2 Cache Locking Using L2DO and L2IO.......................................... 3-57
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