參數(shù)資料
型號： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 405/646頁
文件大?。?/td> 7081K
代理商： MPC7400
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Chapter 8. Signal Descriptions
8-13
60x Bus Signal ConTguration
Timing Comments
Assertion/NegationThe same as A[0:31]
High ImpedanceThe same as A[0:31]
8.2.4.4 Transfer Size (TSIZ[0:2])Output
Following are the state meaning and timing comments for the transfer size (TSIZ[0:2])
output signals on the MPC7400.
State Meaning
Asserted/NegatedFor memory accesses, these signals along with
TBST, indicate the data transfer size for the current bus operation.
See Section 9.3.2.2.2, òTransfer Size (TSIZ[0:2]) Signals.ó Also,
Section 9.3.2.4, òEffect of Alignment in Data Transfers,ó shows how
the transfer size signals are used with the address signals for aligned
and misaligned transfers. Note that the MPC7400 does not generate
all possible TSIZ[0:2] encodings.
For transactions initiated by external control instructions (
eciwx
and
ecowx
), TSIZ[0:2] signals form part of the 4-bit resource ID Teld
(they are used to output bits 29D31 of the external access register
(EAR)) on the bus as follows:
TBST || TSIZ(0:2)
EAR(28:31)
Timing Comments
Assertion/NegationThe same as A[0:31]
High ImpedanceThe same as A[0:31]
8.2.4.5 Global (GBL)
The global (GBL) signal is an input/output signal on the MPC7400.
8.2.4.5.1 Global (GBL)Output
Following are the state meaning and timing comments for the GBL output signal.
State Meaning
AssertedIndicates that a transaction is global, reecting the setting
of the M bit for the block or page that contains the address of the
current transaction (except during certain data cache, memory
synchronization, TLB management, and external control operations
as described in Table 3-14 on page 3-75). Thus, this transaction must
be snooped.
NegatedIndicates that a transaction is not global and does not need
to be snooped by other masters.
Timing Comments
Assertion/NegationThe same as A[0:31]
High ImpedanceThe same as A[0:31]
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