參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 267/646頁(yè)
文件大?。?/td> 7081K
代理商： MPC7400
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Chapter 4. Exceptions
4-11
Exception Processing
The IEEE oating-point exception mode bits (FE0 and FE1) together deTne whether
oating-point exceptions are handled precisely, imprecisely, or whether they are taken at
all. As shown in Table 4-5, if either FE0 or FE1 are set, the MPC7400 treats exceptions as
precise. MSR bits are guaranteed to be written to SRR1 when the Trst instruction of the
exception handler is encountered. For further details, see Chapter 6, òExceptions,ó of
The
Programming Environments Manual
.
4.3.1 Enabling and Disabling Exceptions
When a condition exists that may cause an exception to be generated, it must be determined
whether the exception is enabled for that condition.
￥
System reset exceptions cannot be masked.
￥
A machine check exception can occur only if the machine check enable bit,
MSR[ME], is set. If MSR[ME] is cleared, the processor goes directly into checkstop
state when a machine check exception condition occurs. Individual machine check
exceptions can be enabled and disabled through bits in the HID0 register, which is
described in Table 4-8.
￥
Asynchronous, maskable exceptions (such as the external and decrementer
interrupts) are enabled by setting MSR[EE]. When MSR[EE] = 0, recognition of
these exception conditions is delayed. MSR[EE] is cleared automatically when an
exception is taken to delay recognition of conditions causing those exceptions.
￥
The performance monitor exception is enabled by setting MSR[PM].
30
RI
Indicates whether system reset or machine check exception is recoverable.
0 Exception is not recoverable.
1 Exception is recoverable.
The RI bit indicates whether from the perspective of the processor, it is safe to continue (that is,
processor state data such as that saved to SRR0 is valid), but it does not guarantee that the
interrupted process is recoverable.
31
LE
Little-endian mode enable
0 The processor runs in big-endian mode.
1 The processor runs in little-endian mode.
Table 4-5. IEEE Floating-Point Exception Mode Bits
FE0 FE1
Mode
0
0
Floating-point exceptions disabled
0
1
Imprecise nonrecoverable. For this setting, the MPC7400 operates in oating-point precise mode.
1
0
Imprecise recoverable. For this setting, the MPC7400 operates in oating-point precise mode.
1
1
Floating-point precise mode
Table 4-4. MSR Bit Settings (Continued)
Bit(s)
Name
Description
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