參數(shù)資料
型號： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 463/646頁
文件大?。?/td> 7081K
代理商： MPC7400
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Chapter 9. System Interface Operation
9-17
60x Address Bus Tenure
9.3.2.2.2 Transfer Size (TSIZ[0:2]) Signals
The TSIZ[0:2] signals indicate the size of the requested data transfer. The TSIZ[0:2] signals
may be used along with TBST and A[29:31] to determine which portion of the data bus
contains valid data for a write transaction or which portion of the bus should contain valid
data for a read transaction.
Address only
tlbsync
0
1
0
0
1
tlbsync
Address only
Address only
icbi
0
1
1
0
1
icbi
Address only
N/A
N/A
1
X
X
0
1
Reserved
Single-beat
write or burst
Caching-inhibited
or write-through
store
0
0
0
1
0
Write-with-ush
Single-beat
write or burst
Burst (nonGBL)
Cast-out,
dcbf
,
dcbst
push, or
snoop copyback
0
0
1
1
0
Write-with-kill
Burst
Single-beat read
or burst
Data load or
instruction fetch
0
1
1
0
1
0
Read
Single-beat
read or burst
Burst
Store miss,
dcbtst
,
dstst
,
dststt
3
0
1
1
1
0
Read-with-intent-to-
modify
Burst
Single-beat
write
stwcx.
(caching-inhibited
store)
1
0
0
1
0
Write-with-ush-
atomic
Single-beat
write
N/A
N/A
1
0
1
1
0
Reserved
N/A
Single-beat read
or burst
lwarx
(caching-inhibited
load)
1
1
1
0
1
0
Read-atomic
Single-beat
read or burst
Burst
stwcx.
1
1
1
1
0
Read-with-intent-to-
modify-atomic
Burst
N/A
N/A
0
0
0
1
1
Reserved
N/A
N/A
0
0
1
1
1
Reserved
N/A
N/A
0
1
0
1
1
Read-with-no-intent-
to-cache
Single-beat
read or burst
N/A
N/A
0
1
1
1
1
Reserved
N/A
N/A
1
X
X
1
1
Reserved
1. If HID0[IFFT] = 0b0, TT0 differentiates between a Read-atomic (
lwarx
) operationTT0 high, and a Read
(cache-inhibiting load or instruction fetch) operationTT0 low. If HID0[IFFT] = 1, TT0 differentiates between
data loads (including both atomic and non-atomic loads)TT0 high, and instruction fetchesTT0 low.
2. TT1 can generally be interpreted as a read/write indicator for the bus.
3. In 60x bus mode, TT[0:4] = 0b01110 for reads caused by
dcbtst
,
dstst
, and
dststt
. In MPX bus mode,
TT[0:4] = 0b01111 for reads caused by
dcbtst
,
dstst
, and
dststt
. See Section 9.6.1.3.1, òTransfer Type 0D4
(TT[0:4]) in MPX Bus Mode,ó for more information.
Table 9-1. Transfer Type Encodings for 60x Bus Mode (Continued)
Generated by MPC7400
as Bus Master
TT0
TT1
2
TT2
TT3
TT4
60x Bus SpeciTcation
Type
Source
Command
Type
相關PDF資料
PDF描述
MPC745 32-Bit Microprocessor(32位微處理器)
MPC801 32-Bit Microprocessor(32位微處理器)
MPC821 32-Bit Microprocessor(32位微處理器)
MPC823RG MPC823e Mobile Computing Microprocessor
MPC823ELD MPC823e Mobile Computing Microprocessor
相關代理商/技術參數(shù)
參數(shù)描述
MPC7410 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:RISC Microprocessor Hardware Specifications Addendum
MPC7410_1 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:RISC Microprocessor Hardware Specifications
MPC7410_10 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:RISC Microprocessor Hardware Specifications Addendum
MPC74-103J 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Metal Plate Cement Resistors
MPC74-103K 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Metal Plate Cement Resistors
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