參數資料
型號： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數： 142/646頁
文件大?。?/td> 7081K
代理商： MPC7400
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2-50
MPC7400 RISC Microprocessor Users Manual
Instruction Set Summary
On some processors, such as the MPC603, a TLB reload operation causes an instruction
restart. On the MPC7400, TLB reloads are performed transparently and only a page fault
causes a restart.
2.3.4.3.1 Self-Modifying Code
When a processor modiTes a memory location that can be contained in the instruction
cache, software must ensure that memory updates are visible to the instruction fetching
mechanism. This can be achieved by the following instruction sequence:
dcbst
sync
icbi
|update memory
|wait for update
|remove (invalidate) copy in instruction cache
sync
isync
|ensure that icbi invalidate at the icache has completed
|remove copy in own instruction buffer
These operations are required because the data cache is a write-back cache. Because
instruction fetching bypasses the data cache, changes to items in the data cache can not be
reected in memory until the fetch operations complete. The
sync
after the
icbi
is required
to ensure that the
icbi
invalidation at the icache has completed
Special care must be taken to avoid coherency paradoxes in systems that implement uniTed
secondary caches, and designers should carefully follow the guidelines for maintaining
cache coherency that are provided in the VEA, and discussed in Chapter 5, òCache Model
and Memory Coherency,ó in
The
Programming Environments Manual
.
2.3.4.3.2 Integer Load and Store Address Generation
Integer load and store operations generate effective addresses using register indirect with
immediate index mode, register indirect with index mode, or register indirect mode. See
Section 2.3.2.3, òEffective Address Calculation,ó for information about calculating
effective addresses. Note that in some implementations, operations that are not naturally
aligned can suffer performance degradation. Refer to Section 4.6.6, òAlignment Exception
(0x00600),ó for additional information about load and store address alignment exceptions.
2.3.4.3.3 Register Indirect Integer Load Instructions
For integer load instructions, the byte, half word, word, or double word addressed by the
EA (effective address) is loaded into
r
D. Many integer load instructions have an update
form, in which
r
A is updated with the generated effective address. For these forms, if
r
A
1
0 and
r
A
1
r
D (otherwise invalid), the EA is placed into
r
A and the memory element
(byte, half word, word, or double word) addressed by the EA is loaded into
r
D. Note that
the PowerPC architecture deTnes load with update instructions with operand
r
A = 0 or
r
A =
r
D as invalid forms.
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