參數資料
型號： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數： 425/646頁
文件大?。?/td> 7081K
代理商： MPC7400
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Chapter 8. Signal Descriptions
8-33
MPX Bus Signal ConTguration
8.4.5.2.1 Address Retry (ARTRY)Output
The address retry (ARTRY) signal is an output signal on the MPC7400. Following are the
state meaning and timing comments for the ARTRY signal in MPX bus mode.
State Meaning
AssertedSame as 60x bus interface
Negation/High ImpedanceSame as 60x bus interface
Timing Comments
AssertionSame as 60x bus interface
8.4.5.2.2 Address Retry (ARTRY)Input
The address retry (ARTRY) signal is an input signal on the MPC7400. Following are the
state meaning and timing comments for the ARTRY signal in MPX bus mode.
State Meaning
AssertedThe same as 60x bus interface except that if address bus
streaming is occurring and a TS from this MPC7400 coincides with
the bus cycle of the ARTRY input, the MPC7400 also aborts
subsequent transactions that may have already begun as an additional
response to the assertion of ARTRY.
NegatedSame as 60x bus interface
Timing Comments
AssertionSame as 60x bus interface
Negation/High ImpedanceSame as 60x bus interface
8.4.5.3 MPX Bus Shared (SHD0, SHD1) Signals
The SHD0 and SHD1 signals act together to indicate a shared snoop response. In 60x bus
mode, the SHD0 signal is used as the SHD signal, analogous to the SHD signal of the
MPC604e. The MPX bus mode interface allows a given master to drive a new address
tenure every other cycle, so the shared signal must be able to be driven every other cycle.
But, because it must be actively negated and might be driven by multiple masters at any
given time, in MPX mode, electrical requirements dictate that two versions of the SHD
signal be implemented. When signaling a snoop response of shared, the MPC7400 must
assert SHD0 unless SHD0 was asserted in any of the three cycles prior to the snoop
response window for the current transaction. In that case, the MPC7400 asserts SHD1.
Thus, each of SHD0 and SHD1 can be released to high-impedance, driven negated, then
released to high-impedance again before it needs to be reasserted. When the MPC7400 is a
bus master, the MPC7400 considers the snoop response to be shared if either SHD0 or
SHD1 is asserted.
In MEI mode (MSSCR[SHDEN] = 0), the shared signals are enabled with
MSSCR0[SHDPEN3]. In MESI or MERSI mode (MSSCR[SHDEN] = 1), the SHDPEN3
bit in MSSCR0 is ignored. See Section 2.1.6, òMemory Subsystem Control Register
(MSSCR0).ó
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