參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 521/646頁(yè)
文件大小： 7081K
代理商： MPC7400
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Chapter 11. Performance Monitor
11-3
Special-Purpose Registers Used by the Performance Monitor
￥
A time base eventMMCR0[TBEE] = 1 and the TBL bit speciTed in
MMCR0[TBSEL] changes from 0 to 1
An SMI eventMMCR2[SMINTENABLE] = 1 and SMI is asserted
￥
MMCR0[PMXE] must be set for any of these conditions to signal a performance monitor
exception.
Although the interrupt signal condition may occur with MSR[EE] = 0, the exception cannot
be taken until MSR[EE] = 1.
As a result of a performance monitor interrupt being signaled, the performance monitor
saves in the SIAR the effective address of the last instruction completed before the
exception is signaled. Note that SIAR is not updated if performance monitor counting has
been disabled by setting MMCR0[0].
The performance monitor can receive a performance monitor interrupt request from an
off-chip performance monitor or device. This is accomplished by setting a mask bit in
MMCR2[2] and asserting SMI. Under this condition, the MPC7400 takes a performance
monitor interrupt exception rather than an SMI exception.
The priority of the performance monitor interrupt exception is greater than the decrementer
interrupt and lower than the external interrupt.
Exception handling for the performance monitor interrupt exception is described in
Section 4.6.13, òPerformance Monitor Interrupt (0x00F00).ó
11.2.1 A Note on TBEE Usage
The use of the trigger and freeze counter conditions depends on these enabled conditions
and events. When MMCR0[TBEE] (timebase enable event) is 1, a timebase transition is
signaled to the performance monitor if the TB bit speciTed in MMCR0[TBSEL] changes
from 0 to 1. Timebase transition events can be used to freeze the counters
(MMCR0[FCECE]), trigger the counters (MMCR0[TRIGGER]), or signal an exception
(MMCR0[PMXE]).
Changing the bits speciTed in MMCR0[TBSEL] while MMCR0[TBEE] is enabled may
cause a false 0 to 1 transition that signals the speciTed action (freeze, trigger, or exception)
to occur immediately.
11.3 Special-Purpose Registers Used by the
Performance Monitor
The performance monitor incorporates the SPRs listed in Table 11-1 and Table 11-2. The
supervisor-level registers in Table 11-1 are accessed through
mtspr
and
mfspr
instructions.
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