參數(shù)資料
型號： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 288/646頁
文件大?。?/td> 7081K
代理商： MPC7400
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5-4
MPC7400 RISC Microprocessor Users Manual
MMU Overview
5.1.1 Memory Addressing
A program references memory using the effective (logical) address computed by the
processor when it executes a load, store, branch, or cache instruction, and when it fetches
the next instruction. The effective address is translated to a physical address according to
the procedures described in Chapter 7, òMemory Management,ó in
The
Programming
Environments Manual
, augmented with information in this chapter. The memory subsystem
uses the physical address for the access.
For a complete discussion of effective address calculation, see Section 2.3.2.3, òEffective
Address Calculation.ó
5.1.2 MMU Organization
Figure 5-1 shows the conceptual organization of a PowerPC MMU in a 32-bit
implementation; note that it does not describe the speciTc hardware used to implement the
memory management function for a particular processor. Processors may optionally
implement on-chip TLBs, hardware support for the automatic search of the page tables for
PTEs, and other hardware features (invisible to the system software) not shown.
The MPC7400 processor maintains two on-chip TLBs with the following characteristics:
￥
￥
￥
￥
128 entries, two-way set associative (64 x 2), LRU replacement
Data TLB supports the DMMU; instruction TLB supports the IMMU
Hardware TLB update
Hardware update of referenced (R) and changed (C) bits in the translation table
In the event of a TLB miss, the hardware attempts to load the TLB based on the results of
a translation table search operation.
Figure 5-2 and Figure 5-3 show the conceptual organization of the MPC7400 instruction
and data MMUs, respectively. The instruction addresses shown in Figure 5-2 are generated
by the processor for sequential instruction fetches and addresses that correspond to a
change of program ow. Data addresses shown in Figure 5-3 are generated by load, store,
and cache instructions.
As shown in the Tgures, after an address is generated, the high-order bits of the effective
address, EA[0:19] (or a smaller set of address bits, EA[0:
n
], in the cases of blocks), are
Segment descriptors
Architecturally deTned
Stored as segment registers on-chip (two identical copies
maintained)
Page table search
support
MPC7400-speciTc
The MPC7400 performs the table search operation in hardware.
Table 5-1. MMU Feature Summary (Continued)
Feature Category
Architecturally DeTned/
MPC7400-SpeciTc
Feature
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