參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 523/646頁
文件大?。?/td> 7081K
代理商： MPC7400
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Chapter 11. Performance Monitor
11-5
Special-Purpose Registers Used by the Performance Monitor
Figure 11-1. Monitor Mode Control Register 0 (MMCR0)
This register must be cleared at power up. Reading this register does not change its
contents. Table 11-3 describes the Telds of the MMCR0 register.
Table 11-3. MMCR0 Field Descriptions
Bits
Name
Description
0
FC
Freeze counters.
0 The PMCs are incremented (if permitted by other MMCR bits).
1 The PMCs are not incremented (performance monitor counting is disabled).The
processor sets this bit when an enabled condition or event occurs and
MMCR0[FCECE] = 1. Note that SIAR is not updated if performance monitor counting is
disabled.
1
FCS
Freeze counters in supervisor state.
0 The PMCs are incremented (if permitted by other MMCR bits).
1 The PMCs are not incremented if MSR[PR] = 0.
2
FCP
Freeze counters in problem state.
0 The PMCs are incremented (if permitted by other MMCR bits).
1 The PMCs are not incremented if MSR[PR] = 1.
3
FCM1
Freeze counters while mark = 1.
0 The PMCs are incremented (if permitted by other MMCR bits).
1 The PMCs are not incremented if MSR[PMM] = 1.
4
FCM0
Freeze counters while mark = 0.
0 The PMCs are incremented (if permitted by other MMCR bits).
1 The PMCs are not incremented if MSR[PMM] = 0.
5
PMXE
Performance monitor exception enable.
0 Performance monitor exceptions are disabled.
1 Performance monitor exceptions are enabled until a performance monitor interrupt
occurs, at which time MMCR0[PMXE] is cleared.
Software can clear PMXE to prevent performance monitor interrupts. Software can set
PMXE and then poll it to determine whether an enabled condition or event occurred.
6
FCECE
Freeze counters on enabled condition or event.
0 The PMCs are incremented (if permitted by other MMCR bits).
1 The PMCs are incremented (if permitted by other MMCR bits) until an enabled condition
or event occurs when MMCR0[TRIGGER] = 0, at which time MMCR0[FC] is set If the
enabled condition or event occurs when MMCR0[TRIGGER] = 1, FCECE is treated as if it
were 0.
The use of the trigger and freeze counter conditions depends on the enabled conditions and
events described in Section 11.2, òPerformance Monitor Interrupt.ó
0
1
2
3
4
5
6
7
8
9 10
15 16 17 18 19
25 26
31
FCP
THRESHOLD
FCECE
PMXE
FCM0
PMC1SEL
FCS
PMC2SEL
FC
PMC1CE
FCM1
PMCjCE
TRIGGER
TBSEL
TBEE
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