參數(shù)資料
型號(hào)： MPC7400
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 640/646頁(yè)
文件大?。?/td> 7081K
代理商： MPC7400
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INDEX
Index-12
MPC7400 RISC Microprocessor Users Manual
TMS (JTAG test mode select),
8-51
TRST (JTAG test reset),
8-51
output signal states at power-on reset,
8-5
system quiesce control,
9-59
Simplified mnemonics,
2-71
Single-beat transfer
reads with data delays, timing,
9-34
reads, timing,
9-32
termination,
9-27
writes, timing,
9-33
SMI (system management interrupt)
signal,
4-26
,
8-43
Snooping,
3-76
Split-bus transaction,
9-11
SPRG
n
registers,
2-7
SRESET (soft reset) signal,
8-44
,
9-58
SR
n
(segment registers)
description,
2-7
manipulation instructions,
2-70
,
A-35
SRR0/SRR1 (status save/restore registers)
description,
2-7
exception processing,
4-8
SRU (system register unit)
execution latencies,
6-40
execution timing,
6-32
overview,
1-14
Stage, definition,
6-3
Stall, definition,
6-3
Static branch prediction,
6-10
,
6-27
stwcx.,
4-13
Superscalar, definition,
6-3
sync,
4-13
Synchronization
context/execution synchronization,
2-40
execution of rfi,
4-13
memory synchronization
instructions,
2-63
,
2-64
,
A-32
SYSCLK (system clock) signal,
8-48
System call exception,
4-23
System interface,
see
Bus interface unit (BIU)
System linkage instructions,
2-59
,
2-69
,
A-34
System management interrupt,
4-25
,
10-2
System quiesce control signals (QACK/QREQ),
9-59
T
TA (transfer acknowledge) signal,
8-21
,
8-39
Table search flow (primary and secondary),
5-35
TAU (thermal assist unit),
1-42
,
10-7
TBEN (timebase enable) signal,
8-46
TBL/TBU (time base lower and upper)
registers,
2-5
,
2-8
TBST (transfer burst) signal,
8-12
,
8-30
,
9-26
TCK (JTAG test clock) signal,
8-50
TC
n
(transfer code) signal,
8-23
TDI (JTAG test data input) signal,
8-50
TDO (JTAG test data output) signal,
8-51
TEA (transfer error acknowledge)
signal,
8-22
,
8-39
,
9-29
Termination, address transfer,
9-21
Terminology,
xlv
Thermal assist unit (TAU),
1-42
,
10-7
Thermal management
interrupt exception,
4-27
overview,
1-42
THRM
n
(thermal management) registers,
2-23
,
10-8
Throughput, definition,
6-3
Timing considerations,
6-9
Timing diagrams, interface
address transfer signals,
9-15
burst transfers with data delays,
9-36
L2 cache SRAM timing,
3-67
single-beat reads,
9-32
single-beat reads with data delays,
9-34
single-beat writes,
9-33
single-beat writes with data delays,
9-35
using DBWO,
9-30
using TEA,
9-37
Timing, instruction
BPU execution timing,
6-22
branch timing example,
6-28
cache hit,
6-13
cache miss,
6-16
execution unit,
6-22
FPU execution timing,
6-29
instruction dispatch,
6-20
instruction flow,
6-9
instruction scheduling guidelines,
6-37
IU execution timing,
6-29
latency summary,
6-39
load/store unit execution timing,
6-30
overview,
6-4
SRU execution timing,
6-32
stage, definition,
6-3
TLB
description,
5-25
effect of a TLB miss,
6-36
invalidate (tlbie instruction),
5-27
,
5-37
invalidate, description,
5-3
,
5-27
LRU replacement,
5-26
organization for ITLB and DTLB,
5-25
TLB management instructions,
2-71
,
3-9
,
A-35
TLB miss and table search operation,
5-26
,
5-33
TMS (JTAG test mode select) signal,
8-51
Trace exception,
4-23
Trap instructions,
2-58
TRST (JTAG test reset) signal,
8-51
TS (transfer start) signal,
8-11
,
8-29
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