參數(shù)資料
型號(hào)： ADUC7032BSTZ-8V-RL
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 89/128頁(yè)
文件大?。?/td> 0K
描述： IC BATTERY SENSOR PREC 48-LQFP
標(biāo)準(zhǔn)包裝： 1
系列： MicroConverter® ADuC7xxx
核心處理器： ARM7
芯體尺寸： 16/32-位
速度： 20.48MHz
連通性： LIN，SPI，UART/USART
外圍設(shè)備： POR，PSM，溫度傳感器，WDT
輸入/輸出數(shù)： 9
程序存儲(chǔ)器容量： 96KB（48K x 16）
程序存儲(chǔ)器類(lèi)型： 閃存
RAM 容量： 1.5K x 32
電壓 - 電源 (Vcc/Vdd)： 3.5 V ~ 18 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 2x16b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 105°C
封裝/外殼： 48-LQFP
包裝： 標(biāo)準(zhǔn)包裝
其它名稱(chēng)： ADUC7032BSTZ-8V-RLDKR
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Preliminary Technical Data
ADuC7032
Rev. PrD | Page 63 of 128
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0
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120
140
160
180
200
H(f)
[dB]
f
Figure 23 Typical Digital Filter Response at FADC=8KHz, (ADCFLT = 0x961F)
Changing SF to 0x1D and setting AF to 0x3F, again with the
Chop bit enabled, configures the ADC into its minimum
through-put rate in Normal Mode of 4Hz. The digital filter
frequency response with this configuration is shown below in
Figure 24.
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-90
-80
-70
-60
-50
-40
-30
-20
-10
0
020
40
60
H(f)
[dB]
f
Figure 24 : Typical Digital Filter Response at FADC=4Hz, (ADCFLT = 0xBF1D)
In ADC Low Power Mode, the ADC, Sigma-Delta modulator
clock no longer driven at 512KHz but is driven directly from
the on-chip low power (131KHz) oscillator. Subsequently, for
the same ADCFLT configurations in Normal Mode, all filter
values should be scaled by a factor of approximately 4. This
means that is possible to configure the ADC for 1Hz through-
put is Low Power Mode. The filter frequency response for this
configuration is shown below in Figure 25.
-100
-90
-80
-70
-60
-50
-40
-30
-20
-10
0
2
4
6
8
10
121416
18
20
H(f)
[dB]
f
Figure 25 : Typical Digital Filter Response at FADC=1Hz, (ADCFLT = 0xBD1F
In general, it should be noted that it is possible to program
different values of SF and AF in the ADCFLT register and
achieve the same ADC update rate. In practical terms the trade-
off with any value of ADCFLT will be frequency response
versus ADC noise. For optimum filter response and ADC noise
when using combinations of SF and AF, a good rule of thumb
to use would be to first choose an SF in the range of 16 – 40
(dec) or 0x10 to 0x28 and then increase the AF value to
achieve the required ADC through-put. Table 32 shows some
common ADCFLT configurations.
Table 32 : Common ADCFLT Configurations
ADC
Mode
SF
AF
Other
Config
ADCFLT
FADC
TSETTLE
Normal
0x1D
0x3F
Chop On
0xBF1D
4Hz
0.5secs
Normal
0x1F
0x16
Chop On
0x961F
10Hz
0.2secs
Normal
0x07
0x00
None
0x0007
1KHz
3msecs
Normal
0x07
0x00
Sinc 3
Modifiy
0x0087
1KHz
3msec
Normal
0x03
0x00
Running
Average
0x4003
2KHz
2msec
Normal
0x00
0x01
Running
Average
0x4000
8KHz
0.5ms
Low
Power
0x10
0x03
Chop On
0x8310
20Hz
100ms
Low
Power
0x10
0x09
Chop On
0x8910
10Hz
200ms
Low
Power
0x1F
0x3D
Chop On
0xBD1F
1Hz
2sec
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