參數(shù)資料
型號： ADUC7032BSTZ-8V-RL
廠商： Analog Devices Inc
文件頁數(shù)： 53/128頁
文件大小： 0K
描述： IC BATTERY SENSOR PREC 48-LQFP
標準包裝： 1
系列： MicroConverter® ADuC7xxx
核心處理器： ARM7
芯體尺寸： 16/32-位
速度： 20.48MHz
連通性： LIN，SPI，UART/USART
外圍設備： POR，PSM，溫度傳感器，WDT
輸入/輸出數(shù)： 9
程序存儲器容量： 96KB（48K x 16）
程序存儲器類型： 閃存
RAM 容量： 1.5K x 32
電壓 - 電源 (Vcc/Vdd)： 3.5 V ~ 18 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 2x16b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 105°C
封裝/外殼： 48-LQFP
包裝： 標準包裝
其它名稱： ADUC7032BSTZ-8V-RLDKR
Preliminary Technical Data
ADuC7032
Rev. PrD | Page 30 of 128
ADUC7032 RESET
There are four kinds of reset: external reset, Power-on-reset,
watchdog reset and software reset. The RSTSTA register
indicates the source of the last reset and can also be written by
user code to initiate a software reset event. The bits in this
register can be cleared to ‘0’ by writing to the RSTCLR MMR at
0xFFFF0234. The bit designations in RSTCLR mirror those of
RSTSTA. These registers can be used during a reset exception
service routine to identify the source of the reset. The
implications of all four kinds of reset event are tabulated in
Table 9 below.
Table 9 : Device RESET Implications
IMPACT
RESET
Reset
External
Pins to
Default
State
Kernel
Executed
Reset All
External MMRs
(excluding
RSTSTA)
Reset All
HV
Indirect
Registers
Peripherals
Reset
RAM
Valid
RSTSTA
(Status after
Reset Event)
POR
Note 1
RSTSTA[0] =1
Watchdog
Reset
RSTSTA[1] =1
Software Reset
RSTSTA[2] =1
External Reset
Pin
RSTSTA[3] =1
Note1:
If LVF is enabled(HVCFG0[2]), RAM has not been corrupt by the POR reset mechanism if LVF Status bit HVSTA[6] is ‘1’.
RSTCLR Register :
Name :
RSTCLR
Address :
0xFFFF0234
Default Value :
0x00
Access :
Write Only
Function :
This 8-bit write only register clears the
corresponding bit in RSTSTA.
RSTSTA Register :
Name :
RSTSTA
Address :
0xFFFF0230
Default Value :
0x01
Access :
Read/Write Access
Function :
This 8-bit register indicates the source of
the last reset event and can also be written
by user code to initiate a software reset.
Table 10: RSTSTA/RSTCLR MMR Bit Designations
Bit
Description
7-4
Not Used
These bits are not used and will always read as ‘0’
3
External Reset
Set to 1 automatically when an external reset occurs
Cleared by setting the corresponding bit in RSTCLR
2
Software Reset
Set to ‘1’ by user code to generate a software reset.
Cleared by setting the corresponding bit in RSTCLR
1
Watchdog timeout
Set to 1 automatically when a watchdog timeout occurs
Cleared by setting the corresponding bit in RSTCLR
0
Power-on-reset
Set automatically when a power-on-reset occurs
Cleared by setting the corresponding bit in RSTCLR
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