參數(shù)資料
型號： UPD70F3357GJ(A)-GAE-AX
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 32 MHz, RISC MICROCONTROLLER, PQFP144
封裝： 20 X 20 MM, LEAD FREE, PLASTIC, LQFP-144
文件頁數(shù)： 988/1119頁
文件大?。?/td> 6653K
代理商： UPD70F3357GJ(A)-GAE-AX
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CHAPTER 20 DMA FUNCTION (DMA CONTROLLER)
User’s Manual U17790EJ2V0UD
880
(2) DMA destination address registers 0 to 3 (DDA0 to DDA3)
The DDA0 to DDA3 registers set the DMA destination address (26 bits each) for DMA channel n (n = 0 to 3).
These registers are divided into two 16-bit registers, DDAnH and DDAnL.
These registers can be read or written in 16-bit units.
External memory or on-chip peripheral I/O
Internal RAM
IR
0
1
Specification of DMA transfer destination
Set an address (A25 to A16) of DMA transfer destination
(default value is undefined).
During DMA transfer, the next DMA transfer destination address is held.
When DMA transfer is completed, the DMA transfer source address set
first is held.
DA25 to DA16
Set an address (A15 to A0) of DMA transfer destination
(default value is undefined).
During DMA transfer, the next DMA transfer destination address is held.
When DMA transfer is completed, the DMA transfer source address set
first is held.
DA15 to DA0
After reset: Undefined
R/W
Address: DDA0H FFFFF086H, DDA1H FFFFF08EH,
DDA2H FFFFF096H, DDA3H FFFFF09EH,
DDA0L FFFFF084H, DDA1L FFFFF08CH,
DDA2L FFFFF094H, DDA3L FFFFF09CH
DDAnL
(n = 0 to 3)
DA15 DA14 DA13 DA12
DA6 DA5 DA4 DA3 DA2 DA1 DA0
DA7
DA8
DA9
DA10
DA11
DDAnH
(n = 0 to 3)
IR
000
DA22 DA21 DA20 DA19 DA18 DA17 DA16
DA23
DA24
DA25
0
Cautions 1. Be sure to clear bits 14 to 10 of the DDAnH register to 0.
2. Set the DDAnH and DDAnL registers at the following timing when DMA transfer is disabled
(DCHCn.Enn bit = 0).
Period from after reset to start of first DMA transfer
Period from after channel initialization by DCHCn.INITn bit to start of DMA transfer
Period from after completion of DMA transfer (DCHCn.TCn bit = 1) to start of the next
DMA transfer
3. When the value of the DDAn register is read, two 16-bit registers, DDAnH and DDAnL, are
read.
If reading and updating conflict, a value being updated may be read (see 20.13
Cautions).
4. Following reset, set the DSAnH, DSAnL, DDAnH, DDAnL, and DBCn registers before
starting DMA transfer. If these registers are not set, the operation when DMA transfer is
started is not guaranteed.
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PDF描述
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UPD70F3365GJA 制造商:NEC Electronics Corporation 功能描述:
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