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參數(shù)資料
| 型號(hào)： | UPD70F3357GJ(A)-GAE-AX |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, FLASH, 32 MHz, RISC MICROCONTROLLER, PQFP144 |
| 封裝： | 20 X 20 MM, LEAD FREE, PLASTIC, LQFP-144 |
| 文件頁數(shù)： | 656/1119頁 |
| 文件大?。?/td> | 6653K |
| 代理商： | UPD70F3357GJ(A)-GAE-AX |
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CHAPTER 17 I
2C BUS
User’s Manual U17790EJ2V0UD
581
(2) IIC status registers 0 to 2 (IICS0 to IICS2)
The IICS0 to IICS2 registers indicate the status of the I
2C0n bus (n = 0 to 2).
These registers are read-only, in 8-bit or 1-bit units. However, the IICSn register can only be read when the
IICCn.STTn bit is 1 or during the wait period.
Reset sets these registers to 00H.
Caution
Accessing the IICSn register is prohibited in the following statuses. For details, refer to 3.4.9
(2) Accessing specific on-chip peripheral I/O registers.
When the CPU operates with the subclock and the main clock oscillation is stopped
When the CPU operates with the internal oscillation clock
(1/3)
After reset: 00H
R
Address: IICS0 FFFFFD86H, IICS1 FFFFFD96H, IICS2 FFFFFDA6H
<7>
<6>
<5>
<4>
<3>
<2>
<1>
<0>
IICSn
MSTSn
ALDn
EXCn
COIn
TRCn
ACKDn
STDn
SPDn
(n = 0 to 2)
MSTSn
Master device status
0
Slave device status or communication standby status
1
Master device communication status
Condition for clearing (MSTSn bit = 0)
Condition for setting (MSTSn bit = 1)
When a stop condition is detected
When the ALDn bit = 1 (arbitration loss)
Cleared by LRELn bit = 1 (communication save)
When the IICEn bit changes from 1 to 0 (operation
stop)
After reset
When a start condition is generated
ALDn
Arbitration loss detection
0
This status means either that there was no arbitration or that the arbitration result was a “win”.
1
This status indicates the arbitration result was a “l(fā)oss”. The MSTSn bit is cleared to 0.
Condition for clearing (ALDn bit = 0)
Condition for setting (ALDn bit = 1)
Automatically cleared after the IICSn register is
read
Note
When the IICEn bit changes from 1 to 0 (operation
stop)
After reset
When the arbitration result is a “l(fā)oss”.
EXCn
Detection of extension code reception
0
Extension code was not received.
1
Extension code was received.
Condition for clearing (EXCn bit = 0)
Condition for setting (EXCn bit = 1)
When a start condition is detected
When a stop condition is detected
Cleared by LRELn bit = 1 (communication save)
When the IICEn bit changes from 1 to 0 (operation
stop)
After reset
When the higher four bits of the received address
data are either “0000” or “1111” (set at the rising
edge of the eighth clock).
Note This register is also cleared when a bit manipulation instruction is executed for bits other than
the IICSn register.
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