參數(shù)資料
型號： UPD70F3357GJ(A)-GAE-AX
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 32 MHz, RISC MICROCONTROLLER, PQFP144
封裝： 20 X 20 MM, LEAD FREE, PLASTIC, LQFP-144
文件頁數(shù)： 652/1119頁
文件大?。?/td> 6653K
代理商： UPD70F3357GJ(A)-GAE-AX
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CHAPTER 17 I
2C BUS
User’s Manual U17790EJ2V0UD
578
(2/4)
SPIEn
Note
Enable/disable generation of interrupt request when stop condition is detected
0
Disabled
1
Enabled
Condition for clearing (SPIEn bit = 0)
Condition for setting (SPIEn bit = 1)
Cleared by instruction
After reset
Set by instruction
WTIMn
Note
Control of wait state and interrupt request generation
0
Interrupt request is generated at the eighth clock’s falling edge.
Master mode: After output of eight clocks, clock output is set to low level and the wait state is set.
Slave mode:
After input of eight clocks, the clock is set to low level and the wait state is set for the
master device.
1
Interrupt request is generated at the ninth clock’s falling edge.
Master mode: After output of nine clocks, clock output is set to low level and the wait state is set.
Slave mode:
After input of nine clocks, the clock is set to low level and the wait state is set for the
master device.
During address transfer, an interrupt occurs at the falling edge of the ninth clock regardless of this bit setting. This
bit setting becomes valid when the address transfer is completed. In master mode, a wait state is inserted at the
falling edge of the ninth clock during address transfer. For a slave device that has received a local address, a wait
state is inserted at the falling edge of the ninth clock after ACK is generated. When the slave device has received
an extension code, however, a wait state is inserted at the falling edge of the eighth clock.
Condition for clearing (WTIMn bit = 0)
Condition for setting (WTIMn bit = 1)
Cleared by instruction
After reset
Set by instruction
ACKEn
Note
Acknowledgement control
0
Acknowledgment disabled.
1
Acknowledgment enabled. During the ninth clock period, the SDA0n line is set to low level.
The ACKEn bit setting is invalid for address reception. In this case, ACK is generated when the addresses match.
However, the ACKEn bit setting is valid for reception of the extension code.
Condition for clearing (ACKEn bit = 0)
Condition for setting (ACKEn bit = 1)
Cleared by instruction
After reset
Set by instruction
Note
This flag’s signal is invalid when the IICEn bit = 0.
Remark
n = 0 to 2
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PDF描述
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