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參數(shù)資料
| 型號： | SYM53C876 |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-Dual Channel SCSI Multi-Function Controller(PCI 雙通道SCSI多功能控制器) |
| 中文描述： | 的PCI -雙通道SCSI多功能控制器（雙通道的PCI的SCSI多功能控制器） |
| 文件頁數(shù)： | 96/285頁 |
| 文件大?。?/td> | 3341K |
| 代理商： | SYM53C876 |
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4-4
SYM53C876/876E Data Manual
Registers
PCI Configuration Registers
Register 06h
Status
Read/Write
Reads to this register behave normally. Writes are
slightly different in that bits can be cleared, but
not set. A bit is reset whenever the register is writ-
ten, and the data in the corresponding bit location
is a one. For instance, to clear bit 15 and not
affect any other bits, write the value 8000h to the
register.
Bit 15
Detected Parity Error (DPE)
(from Slave)
This bit is set by the a SCSI function of the
SYM53C876 whenever it detects a data parity
error, even if data parity error handling is dis-
abled.
Bit 14
Signaled System Error (SSE)
This bit is set whenever the device asserts the
SERR/ signal.
Bit 13
Received Master Abort (RMA)
(from Master)
A master device should set this bit whenever
its transaction (except for Special Cycle) is
terminated with Master Abort.
Bit 12
Received Target Abort (RTA)
(from Master)
A master device should set this bit whenever
its transaction is terminated by target-abort.
Bit 11
Reserved
Bits 10-9 DEVSEL/ Timing (DT)
These bits encode the timing of DEVSEL/.
These are encoded as 00b for fast, 01b for
medium, 10b for slow, and 11b reserved.
These bits are read-only and should indicate
the slowest time that a device asserts
DEVSEL/ for any bus command except Con-
figuration Read and Configuration Write. In
the SCSI functions of the SYM53C876, 01b
is supported.
Bit 8
Data Parity Reported(DPR)
This bit is set when the following conditions
are met:
1. The bus agent asserted PERR/ itself or
observed PERR/ asserted;
2. The agent setting this bit acted as the bus
master for the operation in which the error
occurred;
3. The Parity Error Response bit in the
Command Register is set.
Bits 7-5 Reserved
Bit 4
New Capabilities (NC)
This bit is set to indicate the presence of a list
of extended capabilities such as PCI Power
Management. This bit is Read Only.
Bit 3-0 Reserved
DPE
15
Default >>>
0
SSE
14
RMA
13
RTA
12
RES
11
DT
10-9
DPR
8
RES
7-5
NC
4
RES
3-0
0
0
0
0
0
0
0
1
0
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