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參數(shù)資料
| 型號： | SYM53C876 |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-Dual Channel SCSI Multi-Function Controller(PCI 雙通道SCSI多功能控制器) |
| 中文描述： | 的PCI -雙通道SCSI多功能控制器（雙通道的PCI的SCSI多功能控制器） |
| 文件頁數(shù)： | 135/285頁 |
| 文件大?。?/td> | 3341K |
| 代理商： | SYM53C876 |
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SYM53C876/876E Data Manual
4-43
Registers
SCSI Registers
Register 21h
Chip Test Four (CTEST4)
Read/Write
Bit 7
BDIS (Burst Disable)
When set, this bit causes the SYM53C876
SCSI function to perform back-to-back cycles
for all transfers. When this bit is reset, back-
to-back transfers for op code fetches and burst
transfers for data moves are performed.
Bit 6
ZMOD (High Impedance Mode)
Setting this bit causes the SYM53C876 SCSI
function to place all output and bidirectional
pins into a high-impedance state. In order to
read data out of the SYM53C876 SCSI func-
tion, this bit must be cleared. This bit is
intended for board-level testing only. Do not
set this bit during normal system operation.
To use this feature set the bit in both SCSI
Function A and SCSI Function B.
Bit 5
ZSD (SCSI Data High Impedance)
Setting this bit causes the SYM53C876 SCSI
function to place the SCSI data bus SD(15-0)
and the parity lines SDP(1-0) in a high-
impedance state. In order to transfer data on
the SCSI bus, clear this bit.
Bit 4
SRTM (Shadow Register Test Mode)
Setting this bit allows access to the shadow
registers used by memory-to-memory Move
operations. When this bit is set, register
accesses to the TEMP and DSA registers are
directed to the shadow copies STEMP
(Shadow TEMP) and SDSA (Shadow DSA).
The registers are shadowed to prevent them
from being overwritten during a Memory-to-
Memory Move operation. The DSA and
TEMP registers contain the base address used
for table indirect calculations, and the address
pointer for a call or return instruction, respec-
tively. This bit is intended for manufacturing
diagnostics only and should not be set during
normal operations.
Bit 3
MPEE (Master Parity Error Enable)
Setting this bit enables parity checking during
master data phases. A parity error during a
bus master read is detected by the
SYM53C876 SCSI function. A parity error
during a bus master write is detected by the
target, and the SYM53C876 SCSI function is
informed of the error by the PERR/ pin being
asserted by the target. When this bit is reset,
the SYM53C876 SCSI function does not
interrupt if a master parity error occurs. This
bit is reset at power up.
Bits 2-0 FBL2-FBL0 (FIFO Byte Control)
These bits steer the contents of the CTEST6
register to the appropriate byte lane of the 32-
bit DMA FIFO. If the FBL2 bit is set, then
FBL1 and FBL0 determine which of four byte
lanes can be read or written. When cleared,
the byte lane which is read or written is deter-
mined by the current contents of the DNAD
and DBC registers. Each of the four bytes that
make up the 32-bit DMA FIFO is accessed by
writing these bits to the proper value. For nor-
mal operation, FBL2 must equal zero.
BDIS
7
Default >>>
0
ZMOD
6
ZSD
5
SRTM
4
MPEE
3
FBL2
2
FBL1
1
FBL0
0
0
0
0
0
0
0
0
FBL2
FBL1
FBL0
DMA FIFO
Byte lane
Pins
0
1
1
1
1
X
0
0
1
1
X
0
1
0
1
Disabled
0
1
2
3
n/a
D(7-0)
D(15-8)
D(23-16)
D(31-24)
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