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參數(shù)資料
| 型號(hào)： | SYM53C876 |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-Dual Channel SCSI Multi-Function Controller(PCI 雙通道SCSI多功能控制器) |
| 中文描述： | 的PCI -雙通道SCSI多功能控制器（雙通道的PCI的SCSI多功能控制器） |
| 文件頁數(shù)： | 148/285頁 |
| 文件大小： | 3341K |
| 代理商： | SYM53C876 |
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4-56
SYM53C876/876E Data Manual
Registers
SCSI Registers
Register 42h
SCSI Interrupt Status Zero (SIST0)
Read Only
Reading the SIST0 register returns the status of
the various interrupt conditions, whether they are
enabled in the SIEN0 register or not. Each bit set
indicates occurrence of the corresponding condi-
tion. Reading the SIST0 clears the interrupt sta-
tus.
Reading this register clears any bits that are set at
the time the register is read, but does not neces-
sarily clear the register because additional inter-
rupts may be pending (the SYM53C876 SCSI
functions stack interrupts). SCSI interrupt condi-
tions are individually masked through the SIEN0
register.
When performing consecutive 8-bit reads of the
DSTAT, SIST0, and SIST1 registers (in any
order), insert a delay equivalent to 12 CLK peri-
ods between the reads to ensure the interrupts
clear properly. Also, if reading the registers when
both the ISTAT SIP and DIP bits may not be set,
read the SIST0 and SIST1 registers before the
DSTAT register to avoid missing a SCSI inter-
rupt. For more information on interrupts, refer to
Chapter 2, “Functional Description.”
Bit 7
M/A (Initiator Mode: Phase Mis-
match; Target Mode: SATN/ Active)
In initiator mode, this bit is set if the SCSI
phase asserted by the target does not match
the instruction. The phase is sampled when
SREQ/ is asserted by the target. In target
mode, this bit is set when the SATN/ signal is
asserted by the initiator.
Bit 6
CMP (Function Complete)
This bit is set when an arbitration only or full
arbitration sequence is completed.
Bit 5
SEL (Selected)
This bit is set when the SYM53C876 SCSI
function is selected by another SCSI device.
The Enable Response to Selection bit must be
set in the SCID register (and the RESPID
register must hold the chip’s ID) for the
SYM53C876 SCSI function to respond to
selection attempts.
Bit 4
RSL (Reselected)
This bit is set when the SYM53C876 SCSI
function is reselected by another SCSI device.
The Enable Response to Reselection bit must
be set in the SCID register (and the RESPID
register must hold the chip’s ID) for the
SYM53C876 SCSI function to respond to
reselection attempts.
Bit 3
SGE (SCSI Gross Error)
This bit is set when the SYM53C876 SCSI
function encounters a SCSI Gross Error Con-
dition. The following conditions can result in
a SCSI Gross Error Condition:
1. Data Underflow - reading the SCSI FIFO
register when no data is present.
2. Data Overflow - writing too many bytes to the
SCSI FIFO, or the synchronous offset causes
overwriting the SCSI FIFO.
3. Offset Underflow - the SYM53C876 SCSI
function is operating in target mode and a
SACK/ pulse is received when the outstanding
offset is zero.
4. Offset Overflow - the other SCSI device sends
a SREQ/ or SACK/ pulse with data which
exceeds the maximum synchronous offset
defined by the SXFER register.
5. A phase change occurs with an outstanding
synchronous offset when the SYM53C876
SCSI function is operating as an initiator.
6. Residual data in the Synchronous data FIFO -
a transfer other than synchronous data receive
is started with data left in the synchronous
data FIFO.
M/A
7
Default >>>
0
CMP
6
SEL
5
RSL
4
SGE
3
UDC
2
RST
1
PAR
0
0
0
0
0
0
0
0
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