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參數(shù)資料
| 型號： | SYM53C876 |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-Dual Channel SCSI Multi-Function Controller(PCI 雙通道SCSI多功能控制器) |
| 中文描述： | 的PCI -雙通道SCSI多功能控制器（雙通道的PCI的SCSI多功能控制器） |
| 文件頁數(shù)： | 136/285頁 |
| 文件大?。?/td> | 3341K |
| 代理商： | SYM53C876 |
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4-44
SYM53C876/876E Data Manual
Registers
SCSI Registers
Register 22h
Chip Test Five (CTEST5)
Read/Write
Bit 7
ADCK (Clock Address Incrementor)
Setting this bit increments the address pointer
contained in the DNAD register. The DNAD
register is incremented based on the DNAD
contents and the current DBC value. This bit
automatically clears itself after incrementing
the DNAD register.
Bit 6
BBCK (Clock Byte Counter)
Setting this bit decrements the byte count
contained in the 24-bit DBC register. It is
decremented based on the DBC contents and
the current DNAD value. This bit automati-
cally clears itself after decrementing the DBC
register.
Bit 5
DFS (DMA FIFO Size)
This bit controls the size of the DMA FIFO.
When clear, the DMA FIFO appears as only
88 bytes deep. When set, the DMA FIFO size
increases to 536 bytes. Using an 88-byte
FIFO allows software written for other
SYM53C8XX family chips to properly calcu-
late the number of bytes residing in the chip
after a target disconnect. The default value of
this bit is zero.
Bit 4
MASR (Master Control for Set or
Reset Pulses)
This bit controls the operation of bit 3. When
this bit is set, bit 3 asserts the corresponding
signals. When this bit is reset, bit 3 deasserts
the corresponding signals. Do
not
change this
bit and bit 3 in the same write cycle.
Bit 3
DDIR (DMA Direction)
Setting this bit either asserts or deasserts the
internal DMA Write (DMAWR) direction sig-
nal depending on the current status of the
MASR bit in this register. Asserting the
DMAWR signal indicates that data is trans-
ferred from the SCSI bus to the host bus.
Deasserting the DMAWR signal transfers data
from the host bus to the SCSI bus.
Bit
BL2 (Burst Length bit 2)
This bit works with bits 6 and 7 in the
DMODE register to determine the burst
length. For complete definitions of this field,
refer to the descriptions of DMODE bits 6
and 7. This bit is disabled if an 88-byte FIFO
is selected by clearing the DMA FIFO Size
bit.
Bits 1-0 BO9-BO8 (DMA FIFO Byte Offset
Counter, bits 9-8)
These are the upper two bits of the DFBOC.
Refer to the DFBOC register description for
encodings of the BO9-0 bits.
ADCK
7
Default >>>
0
BBCK
6
DFS
5
MASR
4
DDIR
3
BL2
2
BO9
1
BO8
0
0
0
0
0
0
0
0
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