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參數(shù)資料
| 型號(hào)： | SYM53C876 |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-Dual Channel SCSI Multi-Function Controller(PCI 雙通道SCSI多功能控制器) |
| 中文描述： | 的PCI -雙通道SCSI多功能控制器（雙通道的PCI的SCSI多功能控制器） |
| 文件頁數(shù)： | 55/285頁 |
| 文件大小： | 3341K |
| 代理商： | SYM53C876 |
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SYM53C876/876E Data Manual
2-21
Functional Description
SCSI Functional Description
The SYM53C876 can receive data from the
SCSI bus at a synchronous transfer period as
short as 50 ns, regardless of the transfer
period used to send data. The chip can receive
data at one-fourth of the divided SCLK fre-
quency. Depending on the SCLK frequency,
the negotiated transfer period, and the syn-
chronous clock divider, the chip can send syn-
chronous data at intervals as short as 50 ns for
Ultra SCSI, 100 ns for Fast SCSI and 200 ns
for SCSI-1.
Determining the Data Transfer Rate
Synchronous data transfer rates are controlled
by bits in two different registers of the
SYM53C876. A brief description of the bits is
provided below. Figure 2-7 illustrates the
clock division factors used in each register,
and the role of the register bits in determining
the transfer rate.
SCNTL3 Register, bits 6–4 (SCF2–0)
The SCF2-0 bits select the factor by which
the frequency of SCLK is divided before
being presented to the synchronous SCSI
control logic. The output from this divider
controls the rate at which data can be
received; this rate must not exceed 80 MHz.
The receive rate is 1/4 of the divider output.
SCNTL3 Register, bits 2–0 (CCF2–0)
The CCF2-0 bits select the factor by which
the frequency of SCLK is divided before
being presented to the asynchronous SCSI
controller logic. This divider must be set
according to the input clock frequency in the
table.
SXFER Register, bits 7–5 (TP2–0)
The TP2-0 bits determine the SCSI synchro-
nous transfer period when sending synchro-
nous SCSI data in either initiator or target
mode.
Wide Ultra SCSI Synchronous
Transfers
Wide Ultra SCSI is simply an extension of
current Fast SCSI synchronous transfer speci-
fications. It allows synchronous transfer peri-
ods to be negotiated down as low as 50 ns,
which is half the 100 ns period allowed under
Fast SCSI. This allows a maximum transfer
rate of 40 MB/s on a 16-bit SCSI bus. The
SYM53C876 requires that the 40 MHz clock
is doubled by the internal clock doubler (see
the STEST1 register description) to perform
Wide Ultra SCSI transfers. In addition, the
following bit values affect the chip’s ability to
support Wide Ultra SCSI synchronous trans-
fer rates:
1. Clock Conversion Factor bits, SCNTL3
register bits 2-0 and Synchronous Clock
Conversion Factor bits, SCNTL3 register
bits 6-4. These fields now support a value
of 101 (binary), allowing the SCLK
frequency to be divided down by 4. This
allows systems with a 40 MHz clock to
operate at Fast SCSI-2 transfer rates as
well as Wide Ultra SCSI rates, if needed.
2. Wide Ultra SCSI Mode Enable bit,
SCNTL3 register bit 7. Setting this bit
enables Wide Ultra SCSI synchronous
transfers in systems that have a 40MHz
clock using the internal clock doubler.
3. TolerANT Enable bit, STEST3 register
bit 7.
Setting this bit enables active negation.
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