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參數(shù)資料
| 型號： | SYM53C876 |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-Dual Channel SCSI Multi-Function Controller(PCI 雙通道SCSI多功能控制器) |
| 中文描述： | 的PCI -雙通道SCSI多功能控制器（雙通道的PCI的SCSI多功能控制器） |
| 文件頁數(shù)： | 127/285頁 |
| 文件大?。?/td> | 3341K |
| 代理商： | SYM53C876 |
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SYM53C876/876E Data Manual
4-35
Registers
SCSI Registers
Bit 3
SDP0L (Latched SCSI Parity)
This bit reflects the SCSI parity signal
(SDP0/), corresponding to the data latched in
the SCSI Input Data Latch register (SIDL). It
changes when a new byte is latched into the
least significant byte of the SIDL register.
This bit is active high, in other words, it is set
when the parity signal is active.
Bit 2
MSG (SCSI MSG/ Signal)
Bit 1
C/D (SCSI C_D/ Signal)
Bit 0
I/O (SCSI I_O/ Signal)
These SCSI phase status bits are latched on the
asserting edge of SREQ/ when operating in either
initiator or target mode. These bits are set when
the corresponding signal is active. They are useful
when operating in low level mode.
Register 0Fh
SCSI Status Two (SSTAT2)
Read Only
Bit 7
ILF1 (SIDL Most Significant Byte
Full)
This bit is set when the most significant byte
in the SCSI Input Data Latch register (SIDL)
contains data. Data is transferred from the
SCSI bus to the SCSI Input Data Latch regis-
ter before being sent to the DMA FIFO and
then to the host bus. The SIDL register con-
tains SCSI data received asynchronously. Syn-
chronous data received does not flow through
this register.
Bit 6
ORF1 (SODR Most Significant Byte
Full)
This bit is set when the most significant byte
in the SCSI Output Data Register (SODR, a
hidden buffer register which is not accessible)
contains data. The SCSI logic uses the SODR
register as a second storage register when
sending data synchronously. It is not accessi-
ble to the user. This bit determines how many
bytes reside in the chip when an error occurs.
Bit 5
OLF1 (SODL Most Significant Byte
Full)
This bit is set when the most significant byte
in the SCSI Output Data Latch (SODL) con-
tains data. The SODL register is the interface
between the DMA logic and the SCSI bus. In
synchronous mode, data is transferred from
the host bus to the SODL register, and then to
the SCSI Output Data Register (SODR, a
hidden buffer register which is not accessible)
before being sent to the SCSI bus. In asyn-
chronous mode, data is transferred from the
host bus to the SODL register, and then to the
SCSI bus. The SODR buffer register is not
ILF1
7
Default >>>
0
ORF1
6
OLF1
5
FF4
4
SPL1
3
RES
2
LDSC
1
SDP1
0
0
0
0
X
X
1
X
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