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參數(shù)資料
| 型號： | SYM53C876 |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-Dual Channel SCSI Multi-Function Controller(PCI 雙通道SCSI多功能控制器) |
| 中文描述： | 的PCI -雙通道SCSI多功能控制器（雙通道的PCI的SCSI多功能控制器） |
| 文件頁數(shù)： | 45/285頁 |
| 文件大?。?/td> | 3341K |
| 代理商： | SYM53C876 |
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SYM53C876/876E Data Manual
2-11
Functional Description
SCSI Functional Description
memory. Due to the short access time
of SCRIPTS RAM, burst op code
fetching is not necessary when
fetching instructions from this
memory.
Load/Store Instructions
The SYM53C876 supports the Load/Store
instruction type, which simplifies the move-
ment of data between memory and the inter-
nal chip registers. It also enables the chip to
transfer bytes to addresses relative to the DSA
register. For more information on the Load
and Store instructions, refer to Chapter 5,
SCSI SCRIPTS Instruction Set.
JTAG Boundary Scan Testing
The SYM53C876 includes support for JTAG
boundary scan testing in accordance with the
IEEE 1149.1 specification, with one excep-
tion which is explained in this section. This
device accepts all required boundary scan
instructions, including the optional CLAMP,
HIGHZ, and IDCODE instructions.
The SYM53C876 uses an 8-bit instruction
register to support all boundary scan instruc-
tions. The data registers included in the
device are the Boundary Data register, the
IDCODE register, and the Bypass register.
This device can handle a 10 MHz TCK fre-
quency for TDO and TDI.
Due to design constraints, the RST/ pin (sys-
tem reset) always tri-states the SCSI pins
when it is asserted. Boundary scan logic does
not control this action, and this is not compli-
ant with the specification. There are two solu-
tions that resolve this issue:
1. Use the RST/ pin as a boundary scan
compliance pin. When the pin deasserts,
the device is boundary scan compliant and
when it asserts, the device is non-
compliant. To maintain compliance, the
RST/ pin must be driven high.
2. When RST/ asserts during boundary scan
testing, the expected output on the SCSI
pins must be the high-z condition, and not
what is contained in the boundary scan
data registers for the SCSI pin output
cells.
SCSI Loopback Mode
The SYM53C876 loopback mode allows test-
ing of both initiator and target functions and,
in effect, lets the chip communicate with
itself. When the Loopback Enable bit is set in
the STEST2 register, bit 4, the SYM53C876
allows control of all SCSI signals, whether the
chip is operating in initiator or target mode.
For more information on this mode of opera-
tion, refer to the
SYM53C8XX Family Pro-
gramming Guide
.
Parity Options
The SYM53C876 implements a flexible par-
ity scheme that allows control of the parity
sense, allows parity checking to be turned on
or off, and has the ability to deliberately send
a byte with bad parity over the SCSI bus to
test parity error recovery procedures. Table 2-
4 defines the bits that are involved in parity
control and observation. Table 2-5 describes
the parity control function of the Enable Par-
ity Checking and Assert SCSI Even Parity bits
in the SCNTL1 register, bit 2. Table 2-6
describes the options available when a parity
error occurs. Figure 2-2 shows where parity
checking is done in the SYM53C876.
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