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參數(shù)資料
| 型號： | SYM53C876 |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-Dual Channel SCSI Multi-Function Controller(PCI 雙通道SCSI多功能控制器) |
| 中文描述： | 的PCI -雙通道SCSI多功能控制器（雙通道的PCI的SCSI多功能控制器） |
| 文件頁數(shù)： | 132/285頁 |
| 文件大小： | 3341K |
| 代理商： | SYM53C876 |
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4-40
SYM53C876/876E Data Manual
Registers
SCSI Registers
Register 1Ah
Chip Test Two (CTEST2)
Read Only
Bit 7
DDIR (Data Transfer Direction)
This status bit indicates which direction data
is being transferred. When this bit is set, the
data is transferred from the SCSI bus to the
host bus. When this bit is clear, the data is
transferred from the host bus to the SCSI bus.
Bit 6
SIGP (Signal Process)
This bit is a copy of the SIGP bit in the
ISTAT register (bit
5). The SIGP bit signals a
running SCRIPTS instruction. When this
register is read, the SIGP bit in the ISTAT
register is cleared.
Bit 5
CIO (Configured as I/O)
This bit is defined as the Configuration I/O
Enable Status bit. This read-only bit indicates
if the chip is currently enabled as I/O space.
Note: Both bits 4 and 5 may be set if the chip is
dual-mapped.
Bit 4
CM (Configured as Memory)
This bit is defined as the configuration mem-
ory enable status bit. This read-only bit indi-
cates if the chip is currently enabled as
memory space.
Note: Both bits 4 and 5 may be set if the chip is
dual-mapped.
Bit 3
SRTCH (SCRATCHA/B Operation)
This bit controls the operation of the
SCRATCHA and SCRATCHB registers.
When it is set, SCRATCHB contains the
RAM base address value from the PCI config-
uration RAM Base Address register. This is
the base address for the 4 KB internal RAM.
In addition, the SCRATCHA register displays
the memory-mapped based address of the
chip operating registers. When this bit is
cleared, the SCRATCHA and SCRATCHB
registers return to normal operation.
Note: Bit 3 is the only writable bit in this
register. All other bits are read only. When
modifying this register, all other bits must
be written to zero. Do not execute a Read-
Modify_Write to this register.
Bit 2
TEOP (SCSI True End of Process)
This bit indicates the status of the
SYM53C876 SCSI function’s internal TEOP
signal. The TEOP signal acknowledges the
completion of a transfer through the SCSI
portion of the SYM53C876 SCSI function.
When this bit is set, TEOP is active. When
this bit is clear, TEOP is inactive.
Bit 1
DREQ (Data Request Status)
This bit indicates the status of the
SYM53C876 SCSI function’s internal Data
Request signal (DREQ). When this bit is set,
DREQ is active. When this bit is clear, DREQ
is inactive.
Bit 0
DACK (Data Acknowledge Status)
This bit indicates the status of the
SYM53C876 SCSI function’s internal Data
Acknowledge signal (DACK/). When this bit
is set, DACK/ is inactive. When this bit is
clear, DACK/ is active.
DDIR
7
Default >>>
0
SIGP
6
CIO
5
CM
4
SRTCH
3
TEOP
2
DREQ
1
DACK
0
0
X
X
0
0
0
1
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PDF描述 |
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