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參數(shù)資料
| 型號： | SYM53C876 |
| 廠商： | LSI Corporation |
| 英文描述： | PCI-Dual Channel SCSI Multi-Function Controller(PCI 雙通道SCSI多功能控制器) |
| 中文描述： | 的PCI -雙通道SCSI多功能控制器（雙通道的PCI的SCSI多功能控制器） |
| 文件頁數(shù)： | 116/285頁 |
| 文件大小： | 3341K |
| 代理商： | SYM53C876 |
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4-24
SYM53C876/876E Data Manual
Registers
SCSI Registers
Register 02h
SCSI Control Two (SCNTL2)
Read/Write
Bit 7
SDU (SCSI Disconnect Unexpected)
This bit is valid in initiator mode only. When
this bit is set, the SCSI core is not expecting
the SCSI bus to enter the Bus Free phase. If it
does, an unexpected disconnect error is gener-
ated (see the Unexpected Disconnect bit in
the SIST0 register, bit 2). During normal
SCRIPTS mode operation, this bit is set auto-
matically whenever the SCSI core is rese-
lected, or successfully selects another SCSI
device. The SDU bit should be reset with a
register write (MOVE 0X00 TO SCNTL2)
before the SCSI core expects a disconnect to
occur, normally prior to sending an Abort,
Abort Tag, Bus Device Reset, Clear Queue or
Release Recovery message, or before deassert-
ing SACK/ after receiving a Disconnect com-
mand or Command Complete message.
Bit 6
CHM (Chained Mode)
This bit determines whether or not the SCSI
core is programmed for chained SCSI mode.
This bit is automatically set by the Chained
Block Move (CHMOV) SCRIPTS instruction
and is automatically cleared by the Block
Move SCRIPTS instruction (MOVE).
Chained mode primarily transfers consecutive
wide data blocks. Using chained mode facili-
tates partial receive transfers and allows cor-
rect partial send behavior. When this bit is set
and a data transfer ends on an odd byte
boundary, the SYM53C876 SCSI function
stores the last byte in the SCSI Wide Residue
Data Register during a receive operation, or in
the SCSI Output Data Latch register during a
send operation. This byte is combined with
the first byte from the subsequent transfer so
that a wide transfer are completed.
For more information, see the “Chained
Mode” section in Chapter 2, “Functional
Description.”
Bit 5
SLPMD (SLPAR Mode Bit)
If this bit is clear, the SLPAR register func-
tions as a byte-wide longitudinal parity regis-
ter. If this bit is set, the SLPAR functions as a
word-wide longitudinal parity function. The
high or low byte of the SLPAR word is acces-
sible through the SLPAR register. The
SLPHEN bit controls the byte that is accessi-
ble.
Bit 4
SLPHBEN (SLPAR High Byte
Enable)
If this bit is clear, the low byte of the SLPAR
word is present in the SLPAR register. If this
bit is set, the high byte of the SLPAR word is
present in the SLPAR register.
Bit 3
WSS (Wide SCSI Send)
When read, this bit returns the value of the
Wide SCSI Send (WSS) flag. Asserting this
bit clears the WSS flag. This clearing function
is self-resetting.
When the WSS flag is high following a wide
SCSI send operation, the SCSI core is holding
a byte of “chain” data in the SODL register.
This data becomes the first low-order byte
sent when married with a high-order byte dur-
ing a subsequent data send transfer.
Performing a SCSI receive operation clears
this bit. Also, performing any non-wide trans-
fer clears this bit.
Bit 2
VUE0 (Vendor Unique Enhance-
ment bit 0)
This bit is a read only value indicating
whether the group code field in the SCSI
instruction is standard or vendor unique. If
reset, the bit indicates standard group codes;
if set, the bit indicates vendor unique group
SDU
CHM
SLPM
D
5
SLPH-
BEN
4
WSS
VUE0
VUE1
WSR
7
6
3
2
1
0
Default >>>
0
0
0
0
0
0
X
0
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