參數(shù)資料
型號： PSD4256G6V-10UIT
廠商： STMICROELECTRONICS
元件分類： 微控制器/微處理器
英文描述： 1M X 8 FLASH, 52 I/O, PIA-GENERAL PURPOSE, PQFP80
封裝： PLASTIC, TQFP-80
文件頁數(shù)： 15/127頁
文件大小： 1091K
代理商： PSD4256G6V-10UIT
PSD4256G6V
DC and AC parameters
Figure 46.
Asynchronous Clock mode timing (Product Term Clock)
Table 65.
CPLD macrocell synchronous Clock mode timing
Symbol
Parameter
Conditions
-10
PT
aloc
Turbo
off
Unit
Min
Max
fMAX
Maximum frequency external feedback
1/(tS+tCO)
22.7
MHz
Maximum frequency internal feedback
(fCNT)
1/(tS+tCO–10)
29.4
MHz
Maximum frequency pipelined data
1/(tCH+tCL)
45.0
MHz
tS
Input setup time
18
+ 4
+ 20
ns
tH
Input hold time
0
ns
tCH
Clock high time
Clock input
11
ns
tCL
Clock low time
Clock input
11
ns
tCO
Clock to output delay
Clock Input
26
ns
tARD
CPLD array delay
Any macrocell
23
+ 4
ns
tMIN
Minimum clock period(1)
tCH+tCL
22
ns
1.
CLKIN (PD1) tCLCL = tCH + tCL.
tCHA
tCLA
tCOA
tHA
tSA
CLOCK
INPUT
REGISTERED
OUTPUT
AI02859
Table 66.
CPLD macrocell asynchronous Clock mode timing
Symbol
Parameter
Conditions
-10
PT
aloc
Turbo
off
Unit
Min
Max
fMAXA
Maximum frequency external feedback
1/(tSA+tCOA)23.8
MHz
Maximum frequency internal feedback
(fCNTA)
1/(tSA+tCOA–10)
31.25
MHz
Maximum frequency pipelined data
1/(tCHA+tCLA)38.4
MHz
tSA
Input setup time
8
+ 4
+ 20
ns
tHA
Input hold time
10
ns
tCHA
Clock high time
15
+ 20
ns
tCLA
Clock low time
12
+ 20
ns
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PDF描述
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