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參數(shù)資料
| 型號(hào)： | MC92604ZT |
| 廠商： | Freescale Semiconductor |
| 文件頁(yè)數(shù)： | 115/122頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC TXRX ETH DUAL GIG 196-MAPBGA |
| 標(biāo)準(zhǔn)包裝： | 630 |
| 類型： | 收發(fā)器 |
| 驅(qū)動(dòng)器/接收器數(shù)： | 2/2 |
| 規(guī)程： | 千兆位以太網(wǎng) |
| 電源電壓： | 4.5 V ~ 5.5 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 196-LBGA |
| 供應(yīng)商設(shè)備封裝： | 196-MAPBGA（15x15） |
| 包裝： | 托盤 |
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Electrical Specifications and Characteristics
MC92604 Dual Gigabit Ethernet Transceiver Reference Manual, Rev. 1
7-10
Freescale Semiconductor
7.3.2.2.2
Receiver, DDR Clock Timing (Ethernet RTBI Mode)
Figure 7-6 provides the receiver interface, DDR timing diagram when TBIE is asserted high and COMPAT
is asserted high.
Figure 7-6. Receiver, DDR Timing Diagram (TBIE = High and COMPAT = High)
Table 7-10 provides the receiver, DDR timing specifications when TBIE is asserted high and COMPAT is
asserted high.
Table 7-10. Receiver, DDR Timing Specification (TBIE = High and COMPAT = High)
Symbol
Characteristic 1
1 10 pF output load.
Aligned Clock
Centered Clock
Unit
Note
Min
Max
Min
Max
T1
Output valid time before rising edge of
RECV_x_RCLK or RECV_x_RCLK_B
–0.500
0.500
1.440
—
ns
2
2 Full-speed, HSE = low.
–1.000
1.000
3.440
—
ns
3
3 Half-speed, HSE = high.
T2
Output valid time after rising edge of
RECV_x_RCLK or RECV_x_RCLK_B
3.000
—
1.420
—
ns
7.000
—
3.420
—
ns
T3
RECV_x_RCLK or RECV_x_RCLK_B cycle
time
15.800
16.200
15.800
—
ns
31.800
32.200
31.800
—
ns
T4
Rising edge of RECV_x_RCLK to rising edge of
RECV_x_RCLK_B
7.800
8.200
7.800
8.200
ns
15.800
16.200
15.800
16.200
ns
T5
Falling edge of either clock to rising edge of
other clock
–0.200
0.200
–0.200
0.200
ns
–0.200
0.200
–0.200
0.200
ns
T1
T2
RECV_x_3–0
RECV_x_DV
RECV_x_RCLK
T1
T2
RECV_x_RCLK_B
RECV_x_COMMA
T4
T3
T5
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