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參數(shù)資料
| 型號： | MC92604ZT |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 114/122頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC TXRX ETH DUAL GIG 196-MAPBGA |
| 標(biāo)準(zhǔn)包裝： | 630 |
| 類型： | 收發(fā)器 |
| 驅(qū)動器/接收器數(shù)： | 2/2 |
| 規(guī)程： | 千兆位以太網(wǎng) |
| 電源電壓： | 4.5 V ~ 5.5 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 196-LBGA |
| 供應(yīng)商設(shè)備封裝： | 196-MAPBGA（15x15） |
| 包裝： | 托盤 |
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Electrical Specifications and Characteristics
MC92604 Dual Gigabit Ethernet Transceiver Reference Manual, Rev. 1
Freescale Semiconductor
7-9
7.3.2.2
Receiver Interface, DDR Timing
The following sections provides the receiver, DDR timing specifications for the MC92604.
7.3.2.2.1
Receiver, DDR Clock Timing (All Modes Except Ethernet RTBI Modes)
Figure 7-5 provides the receiver interface DDR timing diagram when TBIE is negated low or COMPAT is
negated low.
Figure 7-5. Receiver, DDR Timing Diagram (TBIE = Low or COMPAT = Low)
Table 7-9 provides the receiver, DDR timing specifications when TBIE is negated low or COMPAT is
negated low.
Table 7-9. Receiver, DDR Timing Specification (TBIE = Low or COMPAT = Low)
Symbol
Characteristic 1
1 10 pF output load.
Aligned Clock
Centered Clock
Unit
Note
Min
Max
Min
Max
T1
Output valid time before rising/falling edge of
RECV_x_RCLK
–0.500
0.500
1.440
—
ns
2
2 Full speed, HSE = low.
–1.000
1.000
3.440
—
ns
3
3 Half speed, HSE = high.
T2
Output valid time after rising/falling edge of
RECV_x_RCLK
3.000
—
1.420
—
ns
7.000
—
3.500
—
ns
T3
RECV_x_RCLK cycle time
7.800
8.200
7.800
8.200
ns
15.800
16.200
15.800
16.200
ns
T4
RECV_x_RCLK half-cycle time
3.800
4.200
3.800
4.200
ns
7.800
8.200
7.800
8.200
ns
T1
T2
RECV_x_3–0
RECV_x_ERR
RECV_x_DV
RECV_x_COMMA
T1
T2
RECV_x_RCLK
T3
T4
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