- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄2012 > MC92604ZT (Freescale Semiconductor)IC TXRX ETH DUAL GIG 196-MAPBGA PDF資料下載
參數(shù)資料
| 型號(hào)： | MC92604ZT |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 110/122頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC TXRX ETH DUAL GIG 196-MAPBGA |
| 標(biāo)準(zhǔn)包裝： | 630 |
| 類型： | 收發(fā)器 |
| 驅(qū)動(dòng)器/接收器數(shù)： | 2/2 |
| 規(guī)程： | 千兆位以太網(wǎng) |
| 電源電壓： | 4.5 V ~ 5.5 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 196-LBGA |
| 供應(yīng)商設(shè)備封裝： | 196-MAPBGA（15x15） |
| 包裝： | 托盤 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁當(dāng)前第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁
Electrical Specifications and Characteristics
MC92604 Dual Gigabit Ethernet Transceiver Reference Manual, Rev. 1
7-6
Freescale Semiconductor
7.3.2
Receiver Interface Timing
The data output timing at the receiver interface may be single data rate (non-DDR) or double data rate
(DDR) as described in Section 3.4, “Receiver Interface Configuration.” Additionally, the valid data is
sourced simultaneously with, or centered on, the RECV_x_CLK output, depending on the state of the
control signal, RECV_CLK_CENT.
When the control signal RECV_CLK_CENT = high, the data is centered about the receiver clock edge.
When RECV_CLK_CENT = low, the receiver clock edge is aligned (co-incident) with the data. See
Section 3.6, “Receiver Interface Timing Modes,” for more on receiver interface timing.
Table 7-6 shows the receiver clock cycle time and the target or typical offset of the clock edge with respect
to the data depending on the device application configuration. Note that the complement of the receiver
clock, RECV_x_RCLK_B, is only valid and available in TBI and RTBI Ethernet compliant applications
modes.
Table 7-6 also lists references to timing figures in the following receiver interface timing sections.
Table 7-6. Target Receiver Clock Offset Relative to Data
Application
Mode
DDR
TBIE and
COMPAT =
High
HSE
Receiver
Clock Cycle
Time1
(ns)
1 Assumes 125-MHz reference clock if HSE is disabled and 62.5-MHz reference clock if HSE is enabled.
RECV_x_
RCLK
RECV_x_
RCLK_B
Clock Offset
to Data
(ns)
Reference
Figure No.
GMII or 8-/10-bit
backplane
Low
False
Low
8
Valid
Low
4
Low
False
High
16
Valid
Low
8
Ethernet TBI
Low
True
Low
16
Valid
4
Low
True
High
32
Valid
8
RGMII or 4-/5-bit
backplane
High
False
Low
8
Valid
Low
2
High
False
High
16
Valid
Low
4
Ethernet RTBI
High
True
Low
8
Valid
2
High
True
High
16
Valid
4
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MCP2120T-I/SL | IC ENCODR/DECODR 2.5V IR 14-SOIC |
| MCP2122-E/P | IC ENCODER/DECODER IRDA 8-DIP |
| MCP2122T-E/SNG | IC ENCODER/DECODR INFRARED 8SOIC |
| MCP3901A0T-E/SS | IC ENERGY METER AFE 2CH 20-SSOP |
| MCP3903T-E/SS | IC AFE 24BIT 64KSPS 6CH 28SSOP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MC92610 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Quad 3.125 Gbaud SERDES |
| MC92610VF | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Quad 3.125 Gbaud SERDES |
| MC928G | 制造商:Rochester Electronics LLC 功能描述:- Bulk 制造商:Motorola Inc 功能描述: 制造商:MOTOROLA 功能描述: |
| MC929F | 制造商:Rochester Electronics LLC 功能描述:- Bulk 制造商:Motorola Inc 功能描述: |
| MC929G | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。