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參數(shù)資料
| 型號： | MC68F375BGMZP33 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 94/616頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MPU 32BIT 33MHZ 217-PBGA |
| 標準包裝： | 60 |
| 系列： | M683xx |
| 處理器類型： | M683xx 32-位 |
| 速度： | 33MHz |
| 電壓： | 5V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 217-BBGA |
| 供應商設備封裝： | 217-PBGA（23x23） |
| 包裝： | 托盤 |
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MC68F375
QUEUED ANALOG-TO-DIGITAL CONVERTER MODULE-64
MOTOROLA
REFERENCE MANUAL
Rev. 25 June 03
5-7
APPENDIX E ELECTRICAL CHARACTERISTICS) to stabilize the analog circuits
after the STOP bit is cleared.
In low-power stop mode, the BIU state machine and logic do not shut down: the
QADC64MCR and the interrupt register (QADC64INT) are fully accessible and are not
reset. The data direction register (DDRQA), port data register (PORTQA/PORTQB),
and control register 0 (QACR0) are not reset and are read-only accessible. The RAM
is not reset and is not accessible. Control register 1 (QACR1), control register 2
(QACR2), and the status registers (QASR0 and QASR1) are reset and are read-only
accessible. In addition, the periodic/interval timer is held in reset during stop mode.
If the STOP bit is clear, low-power stop mode is disabled. The STOP bit must be clear
to program CCW’s into RAM or read results from RAM.
5.5.2 Freeze Mode
The QADC64 enters freeze mode when background debug mode is enabled and a
breakpoint is processed. This is indicated by assertion of the FREEZE line on the
IMB3. The FRZ bit in QADC64MCR determines whether or not the QADC64 responds
to an IMB FREEZE assertion. Freeze mode is useful when debugging an application.
When the IMB FREEZE line is asserted and the FRZ bit is set, the QADC64 finishes
any conversion in progress and then freezes. Depending on when the FREEZE is
asserted, there are three possible queue freeze scenarios:
When a queue is not executing, the QADC64 freezes immediately.
When a queue is executing, the QADC64 completes the current conversion and
then freezes.
If during the execution of the current conversion, the queue operating mode for
the active queue is changed, or a queue 2 abort occurs, the QADC64 freezes im-
mediately.
When the QADC64 enters the freeze mode while a queue is active, the current CCW
location of the queue pointer is saved.
During freeze, the analog clock, QCLK, is held in reset and the periodic/interval timer
is held in reset. External trigger events that occur during the freeze mode are not cap-
tured. The BIU remains active to allow IMB access to all QADC64 registers and RAM.
Although the QADC64 saves a pointer to the next CCW in the current queue, the soft-
ware can force the QADC64 to execute a different CCW by writing new queue
operating modes for normal operation. The QADC64 looks at the queue operating
modes, the current queue pointer, and any pending trigger events to decide which
CCW to execute.
If the FRZ bit is clear, assertion of the IMB FREEZE line is ignored.
5.5.3 Supervisor/Unrestricted Address Space
The QADC64 memory map is divided into two segments: supervisor-only data space
and assignable data space. Access to supervisor-only data space is permitted only
F
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I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
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相關PDF資料 |
PDF描述 |
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參數(shù)描述 |
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