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參數(shù)資料
| 型號： | MC68F375BGMZP33 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 76/616頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MPU 32BIT 33MHZ 217-PBGA |
| 標準包裝： | 60 |
| 系列： | M683xx |
| 處理器類型： | M683xx 32-位 |
| 速度： | 33MHz |
| 電壓： | 5V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 217-BBGA |
| 供應商設備封裝： | 217-PBGA（23x23） |
| 包裝： | 托盤 |
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MC68F375
SINGLE-CHIP INTEGRATION MODULE 2 (SCIM2E)
MOTOROLA
REFERENCE MANUAL
Rev. 25 June 03
4-85
Figure 4-23 CPU Space Encoding for Interrupt Acknowledge
Chip-select address match logic functions only after the SCIM2E has won arbitration,
and the resulting IACK cycle is transferred to the external bus. For this reason, inter-
rupt requests from modules other than the SCIM2E will never have their IACK cycles
terminated by chip-select generated AVEC or DSACK.
Use the procedure that follows to configure a chip select to provide IACK cycle termi-
nation.
1. Program the base address field to all ones.
2. Program block size to no more than 64 Kbytes, so that the address comparator
checks ADDR[19:16] against the corresponding bits in the base address regis-
ter. (The CPU space bus cycle type is placed on ADDR[19:16]).
3. Set the R/W field to read only. An interrupt acknowledge cycle is performed as
a read in CPU space.
4. Set the BYTE field to lower byte when using a 16-bit port, as the external vector
for a 16-bit port is fetched from the lower byte. Set the BYTE field to upper byte
when using an 8-bit port.
If an interrupting device does not provide a vector number, an autovector must be gen-
erated, either by asserting the AVEC pin or by having the chip select assert AVEC
internally. The latter is accomplished by setting the chip-select option register AVEC
bit. This terminates the bus cycle.
4.9.4.2 Chip-Select Reset Operation
The LSB of each of the 2-bit pin assignment fields in CSPAR0 and CSPAR1 has a
reset value of one. The reset values of the MSBs of each field are determined by the
states of DATA[7:1] during reset. Weak internal pull-up devices condition each of the
data lines so that chip-select operation is selected by default out of reset. Excessive
bus loading can overcome the internal pull-up devices, resulting in inadvertent config-
uration out of reset. Use external pull-up resistors or active devices to avoid this.
The base address fields in chip-select base address registers CSBAR[0,3, 5:10],
CSBAR3, and CSBAR0 and chip-select option registers CSOR[10:5], CSOR3, and
CSOR0 have the reset values shown in Table 4-40. The BYTE and R/W fields of each
option register have a reset value of “disable”, so that a chip-select signal cannot be
asserted until the base and option registers are initialized.
11111111111111111111
1
111
LEVEL
19
16
23
FUNCTION
CODE
20
0
CPU SPACE
TYPE FIELD
ADDRESS BUS
INTERRUPT
ACKNOWLEDGE
CPU SPACE IACK TIM
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
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相關PDF資料 |
PDF描述 |
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