參數(shù)資料
型號(hào)： MC68F375BGMZP33
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 60/616頁(yè)
文件大小： 0K
描述： IC MPU 32BIT 33MHZ 217-PBGA
標(biāo)準(zhǔn)包裝： 60
系列： M683xx
處理器類型： M683xx 32-位
速度： 33MHz
電壓： 5V
安裝類型： 表面貼裝
封裝/外殼： 217-BBGA
供應(yīng)商設(shè)備封裝： 217-PBGA（23x23）
包裝： 托盤
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MC68F375
SINGLE-CHIP INTEGRATION MODULE 2 (SCIM2E)
MOTOROLA
REFERENCE MANUAL
Rev. 25 June 03
4-70
NOTE
When TSC assertion takes effect, internal signals are forced to val-
ues that can cause inadvertent mode selection. Once the output
drivers change state, the MCU must be powered down and restarted
before normal operation can resume.
4.8 Interrupts
Interrupt recognition and servicing involve complex interaction between the SCIM2E,
the CPU32, and a device or module requesting interrupt service. This discussion pro-
vides an overview of the entire interrupt process. Chip-select logic can also be used to
respond to interrupt requests. Refer to 4.9 Chip Selects for more information.
4.8.1 Interrupt Exception Processing
The CPU32 handles interrupts as a type of asynchronous exception. An exception is
an event that preempts normal processing. Exception processing makes the transition
from normal instruction execution to execution of a routine that deals with an excep-
tion. Each exception has an assigned vector that points to an associated handler
routine. These vectors are stored in a vector table located from 0x00000 to 0x001FF.
The CPU32 uses vector numbers to calculate displacement into the table. Refer to 3.9
Exception Processing for more information.
4.8.2 Interrupt Priority and Recognition
The CPU32 provides seven levels of interrupt priority (1–7), seven automatic interrupt
vectors, and 200 assignable interrupt vectors. All interrupts with priorities less than
seven can be masked by the interrupt priority (IP) field in the condition code register
(CCR).
The IP field consists of CCR bits [7:5]. Binary values 0b000 to 0b111 provide eight pri-
ority masks. Each mask prevents an interrupt request of a priority less than or equal
to the mask value (except for IRQ7) from being recognized. When the IP field contains
0b000, no interrupt is masked. During exception processing, the IP field is set to the
priority of the interrupt being serviced.
There are seven interrupt request signals (IRQ[7:1]) with corresponding external pins
that can be asserted by microcontroller modules or external devices. Simultaneous
requests of different priorities can be made. Internal assertion of an interrupt request
line does not affect the state of the corresponding MCU pin.
External interrupt requests are routed to the CPU32 via the EBI and SCIM2E interrupt
control logic. All requests for interrupt service are treated as if they come from internal
modules. The CPU32 treats external interrupt requests as if they come from the
SCIM2E.
The IRQ[6:1] pins are active-low level-sensitive inputs. The IRQ7 pin is an active-low
transition-sensitive input; it requires both an edge and a voltage level to be valid.
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Freescale Semiconductor, Inc.
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