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參數(shù)資料
| 型號： | MC68F375BGMZP33 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 203/616頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MPU 32BIT 33MHZ 217-PBGA |
| 標準包裝： | 60 |
| 系列： | M683xx |
| 處理器類型： | M683xx 32-位 |
| 速度： | 33MHz |
| 電壓： | 5V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 217-BBGA |
| 供應(yīng)商設(shè)備封裝： | 217-PBGA（23x23） |
| 包裝： | 托盤 |
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MC68F375
QUEUED SERIAL MULTI-CHANNEL MODULE
MOTOROLA
REFERENCE MANUAL
Rev. 25 June 03
6-47
6.8.4 SCI Status Register (SCxSR)
SCxSR contains flags that show SCI operating conditions. These flags are cleared
either by SCIx hardware or by a read/write sequence. The sequence consists of read-
ing the SCxSR (either the upper byte, lower byte, or the entire half-word) with a flag bit
set, then reading (or writing, in the case of flags TDRE and TC) the SCxDR (either the
lower byte or the half-word).
The contents of the two 16-bit registers SCxSR and SCxDR appear as upper and
lower half-words, respectively, when the SCxSR is read into a 32-bit register. An upper
byte access of SCxSR is meaningful only for reads. Note that a word read can simul-
taneously access both registers SCxSR and SCxDR. This action clears the receive
status flag bits that were set at the time of the read, but does not clear the TDRE or
TC flags. To clear TC, the SCxSR read must be followed by a write to register SCxDR
(either the lower byte or the half-word). The TDRE flag in the status register is read-
only.
If an internal SCI signal for setting a status bit comes after the CPU has read the
asserted status bits but before the CPU has read or written the SCxDR, the newly set
status bit is not cleared. Instead, SCxSR must be read again with the bit set and
SCxDR must be read or written before the status bit is cleared.
NOTE
None of the status bits are cleared by reading a status bit while it is
set and then writing zero to that same bit. Instead, the procedure out-
lined above must be followed. Note further that reading either byte of
SCxSR causes all 16 bits to be accessed, and any status bits already
set in either byte are armed to clear on a subsequent read or write of
SCxDR.
1RWU
Receiver wakeup. Refer to 6.8.7.8 Receiver Wake-Up.
0 = Normal receiver operation (received data recognized).
1 = Wakeup mode enabled (received data ignored until receiver is awakened).
0SBK
Send break
0 = Normal operation.
1 = Break frame(s) transmitted after completion of current frame.
SCxSR — SCIx Status Register
0xYF FC0C, 0xYF FC24
MSB
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
LSB
0
RESERVED
TDRE
TC
RDRF
RAF
IDLE
OR
NF
FE
PF
RESET:
0
1
0
Table 6-24 SCCxR1 Bit Settings (Continued)
Bit(s)
Name
Description
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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PDF描述 |
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