參數(shù)資料
型號(hào)： MC68F375BGMZP33
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 241/616頁(yè)
文件大?。?/td> 0K
描述： IC MPU 32BIT 33MHZ 217-PBGA
標(biāo)準(zhǔn)包裝： 60
系列： M683xx
處理器類型： M683xx 32-位
速度： 33MHz
電壓： 5V
安裝類型： 表面貼裝
封裝/外殼： 217-BBGA
供應(yīng)商設(shè)備封裝： 217-PBGA（23x23）
包裝： 托盤
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MC68F375
CAN 2.0B CONTROLLER MODULE
MOTOROLA
REFERENCE MANUAL
Rev. 25 June 03
7-9
configure the bit timing parameters. The prescaler divide register (PRESDIV) allows
the user to select the ratio used to derive the S-clock from the system clock. The time
quanta clock operates at the S-clock frequency. Table 7-8 provides examples of sys-
tem clock, CAN bit rate, and S-clock bit timing parameters. Refer to 7.8
Programmer’s Model for more information on the bit timing registers.
7.4.3.1 Configuring the TouCAN Bit Timing
The following considerations must be observed when programming bit timing
functions.
If the programmed PRESDIV value results in a single system clock per one time
quantum, then the PSEG2 field in CANCTRL2 register must not be programmed
to zero.
If the programmed PRESDIV value results in a single system clock per one time
quantum, then the information processing time (IPT) equals three time quanta;
otherwise it equals two time quanta. If PSEG2 equals two, then the TouCAN
transmits one time quantum late relative to the scheduled sync segment.
If the prescaler and bit timing control fields are programmed to values that result
in fewer than 10 system clock periods per CAN bit time and the CAN bus loading
is 100%, then anytime the rising edge of a start-of-frame (SOF) symbol transmit-
ted by another node occurs during the third bit of the intermission between mes-
sages, the TouCAN may not be able to prepare a message buffer for transmission
in time to begin its own transmission and arbitrate against the message which
transmitted the early SOF.
The TouCAN bit time must be programmed to be greater than or equal to nine
system clocks, or correct operation is not guaranteed.
7.4.4 Error Counters
The TouCAN has two error counters, the transmit (TX) error counter and the receive
(RX) error counter. Refer to 7.8 Programmer’s Model for more information on error
counters.The rules for increasing and decreasing these counters are described in the
CAN protocol, and are fully implemented in the TouCAN. Each counter has the
following features:
8-bit up/down counter
Table 7-8 Example System Clock, CAN Bit Rate and S-Clock Frequencies
System Clock
Frequency
(MHz)
CAN Bit-Rate
(MHz)
Possible S-Clock
Frequency (MHz)
Possible Number of
Time Quanta/Bit
PRESDIV Value + 1
25
1
25
1
20
1
10, 20
2, 1
16
1
8, 16
2, 1
25
0.125
1, 1.25, 2.5
8,10, 20
25, 20,10
20
0.125
1, 2, 2.5
8, 16, 20
20, 10, 8
16
0.125
1, 2
8,16
16, 8
F
re
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c
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Freescale Semiconductor, Inc.
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c
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PDF描述
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