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參數(shù)資料
| 型號： | MC68F375BGMZP33 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 226/616頁 |
| 文件大小： | 0K |
| 描述： | IC MPU 32BIT 33MHZ 217-PBGA |
| 標(biāo)準(zhǔn)包裝： | 60 |
| 系列： | M683xx |
| 處理器類型： | M683xx 32-位 |
| 速度： | 33MHz |
| 電壓： | 5V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 217-BBGA |
| 供應(yīng)商設(shè)備封裝： | 217-PBGA（23x23） |
| 包裝： | 托盤 |
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MC68F375
QUEUED SERIAL MULTI-CHANNEL MODULE
MOTOROLA
REFERENCE MANUAL
Rev. 25 June 03
6-67
Locations SCRQ[0:15] can be used as general purpose 9-bit registers. Software
should ignore all other bits pertaining to the queue.
Only data that has no errors (FE and PF both false) is allowed into the queue. The
status flags FE and PF, if set, reflect the status of data not allowed into the queue.
The receive queue is disabled until the error flags are cleared via the original SCI
mechanism and the queue is re-initialized. The pointer QRPNT indicates the
queue location where the data frame would have been stored.
Queue size capable to receive up to 16 data frames (SCRQ[0:15]) which may al-
low for infinite and continuous receives.
Interrupt generation can occur when the top half (SCRQ[0:7]) of the queue has
been filled (QTHF) and the bottom half (SCRQ[8:15]) of the queue has been filled
(QBHF). This may allow for uninterrupted and continuous receives by indicating
to the CPU to start reading the queue portion that is now full.
— The QTHF bit is set by hardware when the top half is full or the receive has
completed. The QTHF bit is cleared when the SCxSR is read with QTHF set,
followed by a write of QTHF to zero.
— The QBHF bit is set by hardware when the bottom half is full or the receive has
completed. The QBHF bit is cleared when the SCxSR is read with QBHF set,
followed by a write of QBHF to zero.
In order to implement the receive queue, the following conditions must be met:
QRE must be set (QSCI1CR); RE must be set (SCC1R1); QOR and QTHF must
be cleared (QSCI1SR); and OR, PF, and FE must be cleared (SC1SR).
Enable and disable options for the interrupts QTHF and QBHF as controlled by
the QTHFI and QBHFI, respectfully.
4-bit counter (QRPNT) is used as a pointer to indicate where the next valid data
frame will be stored.
A queue overrun error flag (QOR) to indicate when the queue is already full when
another data frame is ready to be stored into the queue (similar to the OR bit in
single buffer mode). The QOR bit can be set for QTHF = 1 or QBHF = 1, depend-
ing on where the store is being attempted.
The queue can be exited when an idle line is used to indicate when a group of
serial transmissions is finished. This can be achieved by using the ILIE bit to en-
able the interrupt when the IDLE flag is set. The CPU can then clear QRE and/or
RE allowing the receiver queue to be exited.
For receiver queue operation, IDLE is cleared when SC1SR is read with IDLE set,
followed by a read of SCRQ[0:15].
For receiver queue operation, NF is cleared when the SC1SR is read with NF set,
followed by a read of SCRQ[0:15]. When noise occurs, the data is loaded into the
receive queue, and operation continues unaffected. However, it may not be pos-
sible to determine which data frame in the receive queue caused the noise flag to
be asserted.
The queue is successfully filled (16 data frames) if error flags (FE and PF) are
clear, QTHF and QBHF are set, and QRPNT is reset to all zeroes.
QOR indicates that a new data frame has been received in the data register
(SC1DR), but it cannot be placed into the receive queue due to either the QTHF
or QBHF flag being set (QSCI1SR). Under this condition, the receive queue is dis-
abled (QRE = 0). Software may service the receive queue and clear the appropri-
F
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Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
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