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參數(shù)資料
| 型號： | MC68F375BGMZP33 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 371/616頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MPU 32BIT 33MHZ 217-PBGA |
| 標(biāo)準(zhǔn)包裝： | 60 |
| 系列： | M683xx |
| 處理器類型： | M683xx 32-位 |
| 速度： | 33MHz |
| 電壓： | 5V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 217-BBGA |
| 供應(yīng)商設(shè)備封裝： | 217-PBGA（23x23） |
| 包裝： | 托盤 |
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MC68F375
CONFIGURABLE TIMER MODULE (CTM9)
MOTOROLA
REFERENCE MANUAL
Rev. 25 June 03
13-6
COF flag and does not generate an interrupt request.
13.2.2 FCSM Clock Sources
The user can choose from eight software selectable counter clock sources:
Six prescaler outputs (PCLKx)
Input pin rising edge detection on the input pin CTMC
Input pin falling edge detection on the input pin CTMC
The clock source is selected by the CLK[2:0] bits in the FCSM status, interrupt and
control register FCSMSIC (see 13.2.7.1 FCSMSIC — FCSM Status/Interrupt/Con-
trol Register). When the CLK[2:0] bits are being changed, internal circuitry ensures
that spurious edges occurring on the CTMC pin do not affect the FCSM.
Note that the read-only IN bit of the FCSMSIC register reflects the state of the input
pin CTMC. The input pin is Schmitt triggered and is synchronized with the system
clock (fSYS).
13.2.3 FCSM External Event Counting
When an external clock source (on the input pin) is selected, the FCSM is in the event
counter mode. The counter can simply count the number of events occurring on the
input pin. Alternatively, the FCSM can be programmed to generate an interrupt when
a predefined number of events have been counted; this is done by presetting the
counter with the two’s complement value of the desired number of events. When using
the external clock source, the maximum guaranteed external frequency is fSYS/4.
13.2.4 The FCSM Time Base Bus Driver
The DRVA and DRVB bits in the FCSMSIC register select the time base buses to be
WARNING
It is not recommended that the two time base buses be driven at the
same time.
13.2.5 FCSM Interrupts
A valid FCSM interrupt can be generated when the COF bit in the FCSMSIC register
is set (as a result of the counter overflowing). If the interrupt priority level of the FCSM
is non-zero, as defined by the three IL bits in the FCSMSIC register, a valid interrupt
request will occur on the IMB.
13.2.6 Freeze Action on the FCSM
When the IMB FREEZE signal is recognized, the FCSM counter stops counting and
remains set at its current value. When the FREEZE signal is negated, the counter
starts incrementing from its current value, as if nothing had happened. All registers are
accessible during freeze.
F
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I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
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