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參數(shù)資料
| 型號： | MC68F375BGMZP33 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 11/616頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MPU 32BIT 33MHZ 217-PBGA |
| 標(biāo)準(zhǔn)包裝： | 60 |
| 系列： | M683xx |
| 處理器類型： | M683xx 32-位 |
| 速度： | 33MHz |
| 電壓： | 5V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 217-BBGA |
| 供應(yīng)商設(shè)備封裝： | 217-PBGA（23x23） |
| 包裝： | 托盤 |
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MC68F375
SINGLE-CHIP INTEGRATION MODULE 2 (SCIM2E)
MOTOROLA
REFERENCE MANUAL
Rev. 25 June 03
4-26
the halt monitor (HME) enable bit in SYPCR. Refer to 4.6.5.2 Double Bus Faults for
more information.
4.4.5 Spurious Interrupt Monitor
During interrupt exception processing, the CPU32 normally acknowledges an interrupt
request, arbitrates among various sources of interrupt, recognizes the highest priority
source, and then acquires a vector or responds to a request for autovectoring. The
spurious interrupt monitor asserts the internal bus error signal (BERR) if no interrupt
arbitration occurs during interrupt exception processing. The assertion of BERR
causes the CPU32 to load the spurious interrupt exception vector into the program
counter. The spurious interrupt monitor cannot be disabled.
Refer to 4.8 Interrupts for further information. For detailed information about interrupt
exception processing, refer to 4.8.1 Interrupt Exception Processing.
4.4.6 Software Watchdog
The software watchdog is controlled by the software watchdog enable (SWE) bit in
SYPCR. When enabled, the watchdog requires that a service sequence be written to
the software service register (SWSR) on a periodic basis. If servicing does not take
place, the watchdog times out and asserts the RESET signal.
Each time the service sequence is written, the software watchdog timer restarts. The
sequence to restart the software watchdog requires the following steps:
Write 0x55 to SWSR
Write 0xAA to SWSR
Both writes must occur before timeout in the order listed. Any number of instructions
can be executed between the two writes.
The clock rate of the watchdog timer is affected by clock mode, the software watchdog
prescale (SWP) bit, and the software watchdog timing (SWT[1:0]) field in SYPCR. In
slow reference mode and external clock mode, fref or fref ÷ 512 can be used to clock
the watchdog timer. The options in fast reference mode are fref ÷ 128 or (fref ÷ 128) ÷
512. In all cases, the divide-by-512 option is selected when SWP = 1.
The value of SWP is affected by the state of the VDDSYN/MODCLK pin during reset,
as shown in Table 4-11. System software can change SWP value.
SWT[1:0] selects the divide ratio used to establish the software watchdog timeout
period.
Table 4-11 SWP Reset States
VDDSYN/MODCLK
SWP
0 (External Clock)
1 (
÷ 512)
1 (Synthesized Clock)
0 (
÷ 1)
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
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