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參數(shù)資料
| 型號： | MC68F375BGMZP33 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 242/616頁 |
| 文件大小： | 0K |
| 描述： | IC MPU 32BIT 33MHZ 217-PBGA |
| 標準包裝： | 60 |
| 系列： | M683xx |
| 處理器類型： | M683xx 32-位 |
| 速度： | 33MHz |
| 電壓： | 5V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 217-BBGA |
| 供應商設備封裝： | 217-PBGA（23x23） |
| 包裝： | 托盤 |
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MC68F375
CAN 2.0B CONTROLLER MODULE
MOTOROLA
REFERENCE MANUAL
Rev. 25 June 03
7-10
Increment by 8 (RX error counter also increments by one)
Decrement by one
Avoid decrement when equal to zero
RX error counter reset to a value between 119 and 127 inclusive, when the Tou-
CAN transitions from error passive to error active
Following reset, both counters reset to zero
Detect values for error passive, bus off and error active transitions
Cascade usage of TX error counter with an additional internal counter to detect
the 128 occurrences of 11 consecutive recessive bits necessary to transition from
bus off into error active.
Both counters are read only (except in test/freeze/halt modes).
The TouCAN responds to any bus state as described in the CAN protocol, transmitting
an error active or error passive flag, delaying its transmission start time (error passive)
and avoiding any influence on the bus when in the bus off state. The following are the
basic rules for TouCAN bus state transitions:
If the value of the TX error counter or RX error counter increments to a value
greater than or equal to 128, the fault confinement state (FCS[1:0]) field in the
error status register is updated to reflect an error passive state.
If the TouCAN is in an error passive state, and either the TX error counter or RX
error counter decrements to a value less than or equal to 127 while the other error
counter already satisfies this condition, the FCS[1:0] field in the error status reg-
ister is updated to reflect an error active state.
If the value of the TX error counter increases to a value greater than 255, the
FCS[1:0] field in the error status register is updated to reflect a bus off state, and
an interrupt may be issued. The value of the TX error counter is reset to zero.
If the TouCAN is in the bus off state, the TX error counter and an additional inter-
nal counter are cascaded to count 128 occurrences of 11 consecutive recessive
bits on the bus. To do this, the TX error counter is first reset to zero, and then the
internal counter begins counting consecutive recessive bits. Each time the inter-
nal counter counts 11 consecutive recessive bits, the TX error counter is incre-
mented by one and the internal counter is reset to zero. When the TX error
counter reaches the value of 128, the FCS[1:0] field in the error status register is
updated to be error active, and both error counters are reset to zero. Any time a
dominant bit is detected following a stream of less than 11 consecutive recessive
bits, the internal counter resets itself to zero but does not affect the TX error
counter value.
If only one node is operating in a system, the TX error counter is incremented with
each message it attempts to transmit, due to the resulting acknowledgment er-
rors. However, acknowledgment errors never cause the TouCAN to change from
the error passive state to the bus off state.
If the RX error counter increments to a value greater than 127, it stops increment-
ing, even if more errors are detected while being a receiver. After the next suc-
cessful message reception, the counter is reset to a value between 119 and 127,
to enable a return to the error active state.
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Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
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相關PDF資料 |
PDF描述 |
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參數(shù)描述 |
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