參數(shù)資料
型號(hào)： MC68F375BGMZP33
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 607/616頁(yè)
文件大小： 0K
描述： IC MPU 32BIT 33MHZ 217-PBGA
標(biāo)準(zhǔn)包裝： 60
系列： M683xx
處理器類型： M683xx 32-位
速度： 33MHz
電壓： 5V
安裝類型： 表面貼裝
封裝/外殼： 217-BBGA
供應(yīng)商設(shè)備封裝： 217-PBGA（23x23）
包裝： 托盤
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MC68F375
SINGLE-CHIP INTEGRATION MODULE 2 (SCIM2E)
MOTOROLA
REFERENCE MANUAL
Rev. 25 June 03
4-8
The filter for both PLL modes consists of resistor R1 connected in series with capacitor
C1. This combination is connected between VDDSYN and XFC. A second capacitor,
C2, is also connected between VDDSYN and XFC.
The following sections describe the clock sub-module in detail. One rule applies to all
modes of operation — the actual VCO core frequency must stay at or below two times
the maximum allowable system clock frequency. When changing frequencies, ensure
that the values written to the W, X, and Y bits do not select VCO core frequencies
above that value. If a system clock frequency is to be changed with multiple writes to
SYNCR, the write sequences should select lower VCO core frequencies first, and the
higher VCO core frequencies last unless it is certain the write sequence will not result
in VCO core frequencies above the maximum allowable system clock frequency.
4.3.3 Slow Reference Mode
In slow reference mode, the system clock is generated by the PLL typically from a
32.768-KHz reference. The frequency of the system clock is controlled by program-
ming the X, Y, and W bits according to Table 4-6.
The W bit is in the feedback path of the VCO. When clear, this bit multiplies the refer-
ence frequency by two, and when set, by eight. This bit is clear at reset.
The Y bit divider is a 6-bit modulo counter which can multiply the reference input fre-
quency by up to 256, providing a large number of programmable system clock
frequencies. The Y bits are all set to one at reset, providing the highest frequency sys-
tem clock for a given combination of X and W bits.
The X bit is in the output path of the VCO. It may be used to divide the system clock
by two when clear and pass it without dividing when set. At reset, this bit is cleared to 0.
In slow reference mode, the W and Y bits are both in the feedback path of the PLL.
Changing the value of these bits requires the PLL to relock (with some delay) at the
new frequency. Changing the X bit, however, will change the system clock frequency
without having to wait for the PLL to relock.
Note that for slow reference mode, the crystal is not constrained to be 32.768 KHz but
must be in the range of 25 KHz to 50 KHz to ensure that the on-chip crystal oscillator
will work.
F
re
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sc
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I
Freescale Semiconductor, Inc.
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Go to: www.freescale.com
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c
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PDF描述
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