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參數(shù)資料
| 型號： | MC68F375BGMZP33 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 297/616頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MPU 32BIT 33MHZ 217-PBGA |
| 標準包裝： | 60 |
| 系列： | M683xx |
| 處理器類型： | M683xx 32-位 |
| 速度： | 33MHz |
| 電壓： | 5V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 217-BBGA |
| 供應商設備封裝： | 217-PBGA（23x23） |
| 包裝： | 托盤 |
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MC68F375
DUAL-PORT TPU RAM (DPTRAM)
MOTOROLA
REFERENCE MANUAL
Rev. 25 June 03
9-4
9.4.2 DPTRAM Test Register
DPTTCR — Test Register 0x30 0002
DPTTCR is used only during factory testing of the MCU.
9.4.3 Ram Base Address Register (DPTBAR)
The DPTBAR register is used to specify the 16 MSBs of the starting DPT RAM array
location in the memory map.
This register can be written only once after a reset and must be written after the
DPRTAM is enabled (DPTMCR STOP = 0b0). This prevents runaway software from
inadvertently re-mapping the array. Since the locking mechanism is triggered by the
first write after reset, the base address of the array should be written in a single oper-
ation. Writing only one half of the register will prevent the other half from being written.
Table 9-2 DPTMCR Bit Settings
Bit(s)
Name
Description
15
STOP
Low power stop (sleep) mode
0 = DPTRAM clocks running
1 = DPTRAM clocks shut down
Only the STOP bit in the DPTMCR may be accessed while the STOP bit is asserted. Accesses
to other DPTRAM registers may result in unpredictable behavior. Note also that the STOP bit
should be set and cleared independently of the other control bits in this register to guarantee
proper operation. Changing the state of other bits while changing the state of the STOP bit may
result in unpredictable behavior.
Refer to 9.5.4 Stop Operation for more information.
14:11
—
Reserved
10
MISF
Multiple input signature flag. MISF is readable at any time. This flag bit should be polled by the
host to determine if the MISC has completed reading the RAM. If MISF is set, the host should
read the MISRH and MISRL registers to obtain the RAM signature.
0 = First signature not ready
1 = MISC has read entire RAM. Signature is latched in MISRH and MISRL and is ready to be
read.
9
MISEN
Multiple input signature enable. MISEN is readable and writable at any time. The MISC will only
operate when this bit is set and the MC68F375 is in TPU3 emulation mode. When enabled, the
MISC will continuously cycle through the RAM addresses, reading each and adding the contents
to the MISR. In order to save power, the MISC can be disabled by clearing the MISEN bit.
0 = MISC disabled
1 = MISC enabled
8RASP
Ram area supervisor/user program/data. The RAM array may be placed in supervisor or unre-
stricted Space. When placed in supervisor space, (RASP = 1), only a supervisor may access the
array. If a supervisor program is accessing the array, normal read/write operation will occur. If a
user program is attempting to access the array, the access will be ignored and the address may
be decoded externally.
0 = Both supervisor and user access to RAM allowed
1 = Supervisor access only to RAM allowed
7:0
—
Reserved
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
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