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參數(shù)資料
| 型號(hào)： | MC16V1CPU20B1 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, MROM, 20.97 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | TQFP-100 |
| 文件頁數(shù)： | 77/128頁 |
| 文件大小： | 571K |
| 代理商： | MC16V1CPU20B1 |
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MOTOROLA
MC68HC16V1
52
MC68HC16V1TS/D
Port D data direction register bits control the direction of the port D pin drivers when the pins are con-
figured as I/O pins. When any bit in this register is set to one, the corresponding pin is configured as an
output. When any bit in this register is cleared to zero, the corresponding pin is configured as an input.
Reset clears all bits to zero.
Port D pin assignment register bits control the function of each port D pin. Refer to Table 33. When any
bit in this register is set to one, the corresponding pin is configured as its primary function. When any
bit in this register is cleared to zero, the corresponding pin is configured as an I/O pin controlled by the
port D output data and data direction registers.
The SLIM mode configured during reset and the state of bits in the port/clock configuration shadow reg-
ister are used to configure PDPAR[7:4] during reset in expanded modes. Shadow register configuration
can be overridden by external pins during reset. PDPAR[3:0] are always reset to the inverted state of
the BKPT pin.
3.8.4 Port E Operations
Port E pins can be individually selected as either digital I/O or bus control signals depending on the
SLIM mode configured during reset.
DDRD — Port D Data Direction Register
$YFFA1D
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
DDRC
DD7
DD6
DD5
DD4
DD3
DD2
DD1
DD0
RESET:
0
PDPAR — Port D Pin Assignment Register
$YFFA1F
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
PCPAR
PDPA7
PDPA6
PDPA5
PDPA4
PDPA3
PDPA2
PDPA1
PDPA0
RESET (EXPANDED MODE):
PCON10 PCON8 PCON6 PCON4
BKPT
RESET (SINGLE-CHIP MODE):
0
BKPT
Table 33 Port D Pin Assignments
PDPAR Bit
Port D Signal
Primary Function
PDPA7
PD7
CSA
PDPA6
PD6
CSB
PDPA5
PD5
CSC
PDPA4
PD4
DTACK
PDPA3
PD3
FREEZE
PDPA2
PD2
BKPT
PDPA1
PD1
IPIPE1
PDPA0
PD0
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PDF描述 |
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