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參數(shù)資料
| 型號： | AD9920ABBCZRL |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 97/112頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PROCESSOR CCD 12BIT 105CSPBGA |
| 標準包裝： | 2,000 |
| 位數(shù)： | 12 |
| 電壓 - 電源，模擬： | 1.6 V ~ 2 V |
| 電壓 - 電源，數(shù)字： | 1.6 V ~ 2 V |
| 封裝/外殼： | 105-LFBGA，CSPBGA |
| 供應商設備封裝： | 105-CSPBGA（8x8） |
| 包裝： | 帶卷 (TR) |
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AD9920A
Rev. B | Page 85 of 112
VERTICAL TOGGLE POSITION PLACEMENT NEAR
COUNTER RESET
An additional consideration during the reset of the internal
counters is the vertical toggle position placement. There is a
region of 36 pixels prior to the internal counter reset in which
no toggles can take place.
Figure 107 shows this restriction for slave mode. The last 36 pixels
before the counters are reset cannot be used. In slave mode, the
counter reset is delayed with respect to VD/HD placement, so
the inhibited area is different than it is in master mode.
It is recommended that Pixel Location 0 not be used for any of
the toggle positions for the VSG and SUBCK pulses.
06
87
8-
10
7
N-1
N
012
VD
HD
N-2
N-3
N-4
NO TOGGLE POSITIONS ALLOWED IN THIS AREA
N-5
N-6
N-7
N-8
N-9
N-10
N-11
N-12
N-13
N-32
N-33
N-34
N-35
X
NOTE:
TOGGLE POSITIONS CANNOT BE PROGRAMMED WITHIN 36 PIXELS OF PIXEL 0 LOCATION.
H-COUNTER
(PIXEL COUNTER)
H-COUNTER
RESET
Figure 107. Toggle Position Inhibited Area, Slave Mode
相關PDF資料 |
PDF描述 |
|---|---|
| AD9978BCPZRL | IC PROCESSOR CCD 14BIT 40-LFCSP |
| ADADC71KD | IC ADC 16BIT HIGH RES 32-CDIP |
| ADADC80-Z-12 | IC ADC 12BIT INTEGRATED 32-CDIP |
| ADATE207BBPZ | IC TIMING FORMATTER QUAD 256BGA |
| ADC0804LCN | IC ADC 8-BIT 10KSPS 1LSB 20-DIP |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| AD9920BBCZ | 制造商:Analog Devices 功能描述: |
| AD9920BBCZRL | 制造商:Rochester Electronics LLC 功能描述: 制造商:Analog Devices 功能描述: |
| AD9921BBCZ | 制造商:Analog Devices 功能描述: |
| AD9921BBCZRL | 制造商:Analog Devices 功能描述: |
| AD9923A | 制造商:AD 制造商全稱:Analog Devices 功能描述:CCD Signal Processor with V-Driver and Precision Timing⑩ Generator |
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