參數(shù)資料
型號： XRT94L33IB-L
廠商： Exar Corporation
文件頁數(shù)： 66/465頁
文件大?。?/td> 0K
描述： IC MAPPER DS3/E3/STS-1 504TBGA
標(biāo)準(zhǔn)包裝： 24
應(yīng)用： 網(wǎng)絡(luò)切換
接口： 總線
電源電壓： 3.14 V ~ 3.47 V
封裝/外殼： 504-LBGA
供應(yīng)商設(shè)備封裝： 504-TBGA（35x35）
包裝： 托盤
安裝類型： 表面貼裝
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XRT94L33
xr
Rev.1.2.0.
3-CHANNEL DS3/E3/STS-1 TO STS-3/STM-1 MAPPER IC DATA SHEET
158
Transmit UTOPIA Control Register – Byte 0, Address = 0x0583
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
UTOPIA
Level
Multi-PHY
Mode
Back-to-
Back Polling
Enable
Direct
Status
Access
Transmit UTOPIA
Data Bus Width[1:0]
Cell_Size_Sel[1:0]
R/W
1
0
1
X
Note:
This configuration setting does not apply to the Receive UTOPIA Interface block. Therefore the user will also
need to configure the Receive UTOPIA Interface block into the Single-PHY Mode, as described in Section _.
In Single-PHY Mode operation, the ATM layer processor is pumping data into and receiving data from only
one PHY-Layer device, as depicted below in Figure 22.
Figure 12 Simple Illustration of Single - PHY Mode Operation
XRT95L34
ATM Switch
(ATM Layer Device)
TxUData[15:0]
RxUData[15:0]
TxUClav
TxLData_p
TxLData_n
RxLData_p
TxFlow Control Input
To/From
Optical
Transceiver
RxUClav
TxUSoC
TxUEnB*
TxUPrty
TxUClk
RxUClk
RxUSoC
RxUEnB*
RxUPrty
RxFlow Control Input
Rx Start of Cell Input
Tx Start of Cell Output
Rx Read Output Enable Signal
Tx Write Enable Output
Rx Utopia Data Bus Parity
Tx Utopia Data Bus Parity
Rx FIFO Clock Signal
Tx FIFO Clock Signal
Rx ATM Cell Data
Tx ATM Cell Data
This section presents a detailed description of the Transmit UTOPIA Interface block operating in the “Single-
PHY” mode. A description of the Receive UTOPIA Interface block operating in the “Single-PHY” mode is
presented in Section _. Whenever the Transmit UTOPIA Interface block has been configured to operate in
the Single-PHY Mode, and whenever the ATM Layer Processor wishes to write one or a series of ATM cells
to the Transmit UTOPIA Interface block, it must do the following.
1.
Check the level of the TxUClav output pin upon each rising edge of TxUClk.
If the TxUClav output pin is at a logic “high” then there is available space in the Tx FIFO for more ATM cell
data and the ATM Layer Processor may begin writing cell data to the Transmit UTOPIA Interface block.
However, if the TxUClav pin is “l(fā)ow”, then the Tx FIFO is too full to accept anymore data and the ATM Layer
Processor must wait until TxUClav toggles “high” before writing any cell data to the Transmit UTOPIA
Interface block.
2.
Apply the first byte (or word) of the new cell to the Transmit UTOPIA Data Bus.
The ATM Layer processor must designate this byte (or word) as the beginning of a new cell, by pulsing the
TxUSoC input pin “high” for one period of TxUClk.
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