參數(shù)資料
型號： XRT94L33IB-L
廠商： Exar Corporation
文件頁數(shù)： 269/465頁
文件大?。?/td> 0K
描述： IC MAPPER DS3/E3/STS-1 504TBGA
標(biāo)準(zhǔn)包裝： 24
應(yīng)用： 網(wǎng)絡(luò)切換
接口： 總線
電源電壓： 3.14 V ~ 3.47 V
封裝/外殼： 504-LBGA
供應(yīng)商設(shè)備封裝： 504-TBGA（35x35）
包裝： 托盤
安裝類型： 表面貼裝
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XRT94L33
xr
Rev.1.2.0.
3-CHANNEL DS3/E3/STS-1 TO STS-3/STM-1 MAPPER IC DATA SHEET
340
It will clear Bit 1 (SEF Defect Declared) within the “Receive STS-3 Transport Status Register – Byte 0” to “0”,
as depicted below.
Receive STS-3 Transport Status Register – Byte 0 (Address = 0x1107)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
RDI-L
Defect
Declared
S1 Byte
Unstable
Defect
Declared
K1, K2
Byte
Unstable
Defect
Declared
SF
Defect
Declared
SD Defect
Declared
LOF
Defect
Declared
SEF
Defect
Declared
LOS
Defect
Declared
R/O
0
1
0
5.
It will generate the “Change in SEF Defect Condition” interrupt. The XRT94L33 will indicate that it is
generating this interrupt by doing the following.
Toggling the “INT*” input pin “l(fā)ow” and
Setting Bit 1 (Change of SEF Defect Condition Interrupt Status), within the “Receive STS-3 Transport
Interrupt Status Register – Byte 0” as depicted below.
Receive STS-3 Transport Interrupt Status Register – Byte 0 (Address = 0x110B)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
Change of
SF Defect
Condition
Interrupt
Status
Change of
SD Defect
Condition
Interrupt
Status
Detection of
REI-L Error
Interrupt
Status
Detection of
B2 Byte
Error
Interrupt
Status
Detection of
B1 Byte
Error
Interrupt
Status
Change of
LOF Defect
Condition
Interrupt
Status
Change of
SEF Defect
Condition
Interrupt
Status
Change of
LOS Defect
Condition
Interrupt
Status
RUR
0
1
0
2.3.1.3.2
The SEF = 0, LOF = 1 State
Once the Receive STS-3 TOH Processor block reaches this state, then it has already cleared the “SEF
Defect Condition”. For the duration that the Receive STS-3 TOH Processor block is operating in the “SEF =
0, LOF = 1” state, the Receive STS-3 TOH Processor block will be testing the Framing Alignment bytes (A1
and A2) within the incoming STS-3 signal, in order to determine if it can clear the “LOF” defect condition.
In this case, the Receive STS-3 TOH Processor will test the Framing Alignment bytes (within the incoming
STS-3 data-stream) a “User-Selectable” number of SONET frame periods.
If the Receive STS-3 TOH
Processor does not detect any Framing Byte errors (during this “user-selected test” period), then it will clear
the LOF defect.
The user can specify the number of consecutive STS-3 frame periods, that the Receive STS-3 TOH
Processor block must remain in the “SEF = 0, LOF = 1” state, by writing the appropriate value into Bits 3
through 0 (In-Sync Threshold[3:0]) within the Receive STS-3 Transport – In Sync Threshold Register; as
depicted below.
Receive STS-3 Transport – In Sync Threshold Register (Address = 0x112B)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
Unused
In-Sync Threshold[3:0]
R/O
R/W
0
X
相關(guān)PDF資料
PDF描述
XRT94L43IB-F IC MAPPER SONET/SDH OC12 516BGA
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參數(shù)描述
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XRT94L43_06 制造商:EXAR 制造商全稱:EXAR 功能描述:SONET/SDH OC-12 TO 12XDS3/E3 MAPPER
XRT94L43A 制造商:EXAR 制造商全稱:EXAR 功能描述:SONET/SDH OC-12 TO 12XDS3/E3 MAPPER
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