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參數(shù)資料
| 型號： | XRT94L33IB-L |
| 廠商： | Exar Corporation |
| 文件頁數(shù)： | 167/465頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MAPPER DS3/E3/STS-1 504TBGA |
| 標準包裝： | 24 |
| 應(yīng)用： | 網(wǎng)絡(luò)切換 |
| 接口： | 總線 |
| 電源電壓： | 3.14 V ~ 3.47 V |
| 封裝/外殼： | 504-LBGA |
| 供應(yīng)商設(shè)備封裝： | 504-TBGA（35x35） |
| 包裝： | 托盤 |
| 安裝類型： | 表面貼裝 |
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xr
XRT94L33
3-CHANNEL DS3/E3/STS-1 TO STS-3/STM-1 MAPPER IC DATA SHEET
Rev.1.2.0.
249
Note:
The “TxPOHIns_n” line (in Figure 43) is “dashed” because controlling this signal is not necessary if the user has
executed “STEP 1” above.
Whenever the “external circuit” samples both the “TxPOHEnable_n” and “TxPOHFrame_n” output pins
“high”, then it should enter a “WAIT STATE” (e.g., where it will wait for _ periods of “TxPOHClk_n” to elapse).
Afterwards, the external circuit should exit this “WAIT STATE” and then place the very first bit (e.g., the most
significant bit) of the “outbound” Z4 byte onto the “TxPOH_n” input pin, upon the very next falling edge of
“TxPOHClk_n”. This data bit will be sampled and latched into the “Transmit STS-3c POH Processor” block
circuitry, upon the very next rising edge of “TxPOHClk_n”.
Note:
This “WAIT STATE” period is necessary because the Z4 byte is the 8th byte within the POH.
Afterwards, the “external circuit” should serially place the remaining seven bits (of the H4 byte) onto the
“TxPOH_n” input pin, upon each of the next seven falling edges of “TxPOHClk_n”.
The “external circuit” should then revert back to continuously sampling the states of the “TxPOHEnable_n”
and “TxPOHFrame_n” output pins and repeat the above-mentioned process.
2.2.7.3.10
SUPPORT/HANDLING OF THE Z5 BYTE
The Transmit STS-3c POH Processor block permits the user to control the value of the H4 byte by either of
the following options.
Setting and controlling the “outbound” Z5 Byte via Software
Setting and controlling the “outbound” Z5 Byte via the “TxPOH Input Port”
The details and instructions for using either or these features are presented below.
2.2.7.3.10.1
Setting and Controlling the Outbound Z5 Byte via Software
The Transmit STS-3c POH Processor block permits the user to specify the contents of the Z5 byte, within the
“outbound” STS-3c SPE via software command.
The user can configure the Transmit STS-3c POH Processor block to accomplish this by performing the
following steps.
STEP 1 – Write the value “0” into Bit 0 (Z5 Insertion Type) within the “Transmit STS-3c Path – SONET
Control Register – Byte 1”, as depicted below.
Transmit STS-3c Path – SONET Control Register – Byte 1 (Address = 0x1982)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
Unused
Z5 Insertion
Type
Z4 Insertion
Type
Z3 Insertion
Type
H4 Insertion
Type
R/O
R/W
0
X
This step configures the Transmit STS-3c POH Processor block to read out the contents of the “Transmit
STS-3c Path – Transmit Z5 Byte Value” register; and load this value into the Z5 byte position within each
“outbound” STS-3c SPE.
STEP 2 – Write the desired byte value (for the outbound Z5 byte) into the “Transmit STS-3c Path –
Transmit Z5 Byte Value” register.
The bit-format of this register is presented below.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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