參數(shù)資料
型號： XRT94L33IB-L
廠商： Exar Corporation
文件頁數(shù)： 291/465頁
文件大?。?/td> 0K
描述： IC MAPPER DS3/E3/STS-1 504TBGA
標(biāo)準(zhǔn)包裝： 24
應(yīng)用： 網(wǎng)絡(luò)切換
接口： 總線
電源電壓： 3.14 V ~ 3.47 V
封裝/外殼： 504-LBGA
供應(yīng)商設(shè)備封裝： 504-TBGA（35x35）
包裝： 托盤
安裝類型： 表面貼裝
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XRT94L33
xr
Rev.1.2.0.
3-CHANNEL DS3/E3/STS-1 TO STS-3/STM-1 MAPPER IC DATA SHEET
360
This resulting BIP-8 value will be compared with the contents of the B2 byte, within the very next “newly
received” STS-3 frame.
If the Receive STS-3 TOH Processor block detects any B2 byte errors, then it will do the following.
o
It will generate the “Detection of B2 Byte Error” Interrupt, by toggling the “INT*” output pin
“LOW” and by setting Bit 4 (Detection of B2 Byte Error Interrupt Status) within the “Receive
STS-3 Transport Interrupt Status” Register to “1”, as indicated below.
Receive STS-3 Transport Interrupt Status Register – Byte 0 (Address = 0x110B)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
Change of
SF Defect
Condition
Interrupt
Status
Change of
SD Defect
Condition
Interrupt
Status
Detection of
REI-L Error
Interrupt
Status
Detection of
B2 Byte
Error
Interrupt
Status
Detection of
B1 Byte
Error
Interrupt
Status
Change of
LOF Defect
Condition
Interrupt
Status
Change of
SEF Defect
Condition
Interrupt
Status
Change of
LOS Defect
Condition
Interrupt
Status
RUR
0
1
0
o
It will increment the “Receive STS-3 Transport B2 Byte Error Count” registers. The “Receive
STS-3 Transport B2 Byte Error Count” register is actually a 32 bit register that resides at
Address Locations 0x1114 through 0x1117.
Note:
The Receive STS-3 TOH Processor block will increment these registers either by the number of erred STS-3
frames detected, or by the number of B2 bits that are detected to be in error (within a given STS-3 frame),
depending upon user selection, as described below.
2.3.1.12.1
Configuring the Receive STS-3 TOH Processor block to increment the “Receive STS-3
Transport B2 Error Count” register on a “per-Frame” basis.
The user can configure the Receive STS-3 TOH Processor block to increment the “Receive STS-3 Transport
B2 Byte Error Count” Register, by the value “1” for each STS-3 frame that it determined to have at least one
bit-error within the B2 bytes.
The user can accomplish this by setting Bit 1 (B2 Error Type), within the “Receive STS-3 Transport Control
Register – Byte 0” to “1”, as illustrated below.
Receive STS-3 Transport Control Register – Byte 0 (Address = 0x1103)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
Unused
SF Detect
Enable
SD Detect
Enable
Descramble
Disable
SDH/SONET*
REI-L Error
Type
B2 Error
Type
B1 Error
Type
R/O
R/W
0
1
0
2.3.1.12.2
Configuring the Receive STS-3 TOH Processor block to increment the “Receive STS-3
Transport B2 Error Count” register on a “per B2 bit error” basis
The user can configure the Receive STS-3 TOH Processor block to increment the “Receive STS-3 Transport
B2 Error Count” Register by the number of “B2 bits, which are determined to be in error. Therefore, in this
mode, it is possible for the Receive STS-3 TOH Processor block to increment this register by as much as the
value of “24” for each STS-3 frame.
The user can accomplish this by setting Bit 1 (B2 Error Type) within the “Receive STS-3 Transport Control
Register – Byte 0” to “0”, as illustrated below.
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PDF描述
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