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參數(shù)資料
| 型號： | XRT94L33IB-L |
| 廠商： | Exar Corporation |
| 文件頁數(shù)： | 164/465頁 |
| 文件大小： | 0K |
| 描述： | IC MAPPER DS3/E3/STS-1 504TBGA |
| 標(biāo)準(zhǔn)包裝： | 24 |
| 應(yīng)用： | 網(wǎng)絡(luò)切換 |
| 接口： | 總線 |
| 電源電壓： | 3.14 V ~ 3.47 V |
| 封裝/外殼： | 504-LBGA |
| 供應(yīng)商設(shè)備封裝： | 504-TBGA（35x35） |
| 包裝： | 托盤 |
| 安裝類型： | 表面貼裝 |
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XRT94L33
xr
Rev.1.2.0.
3-CHANNEL DS3/E3/STS-1 TO STS-3/STM-1 MAPPER IC DATA SHEET
246
This step configures the Transmit STS-3c POH Processor block to use the “TxPOH_n” input port as the
source for the Z3 byte, within each “outbound” STS-3c SPE.
In this mode, the Transmit STS-3c POH
Processor block will accept the value, corresponding to the Z3 byte (via the “TxPOH_n” input port) and it will
write this data into the Z3 byte position, within the “outbound” STS-3c SPE.
STEP 2 – Begin providing the values of the “outbound” Z3 byte to the “TxPOH_n” input port.
The procedure for applying the Z3 byte to the “TxPOH_n” input port is presented below.
Using the “TxPOH” Input Port to insert the Z3 byte value into the outbound STS-3c SPE data-stream
If the user intends to externally insert the Z3 byte into the outbound STS-3c SPE, via the “TxPOH_n” input
port, then they must design some external circuitry (which can be realized in an ASIC, FPGA or CPLD
solution) to do to the following.
Continuously sample the “TxPOHEnable_n” and the “TxPOHFrame_n” output pins upon the rising edge of
the “TxPOHClk_n” output clock signal.
A simple illustration of this “external circuit” being interfaced to the “TxPOH Input Port” is presented below in
Figure 42.
Figure 42: A Simple Illustration of the “External Circuit” being interfaced to the “TxPOH Input Port”
TxPOH_n
TxPOHClk_n
TxPOHFrame_n
TxPOHEnable_n
TxPOHIns_n
XRT95L34 Device
External Circuit
TxPOHClk_IN
TxPOHFrame_IN
TxPOHData_OUT
TxPOHEnable_IN
TxPOH_INSERT
Note:
The “TxPOHIns_n” line (in Figure 42) is “dashed” because controlling this signal is not necessary if the user has
executed “STEP 1” above.
Whenever the “external circuit” samples both the “TxPOHEnable_n” and “TxPOHFrame_n” output pins
“high”, then it should enter a “WAIT STATE” (e.g., where it will wait for 48 periods of “TxPOHClk_n” to
elapse). Afterwards, the external circuit should exit this “WAIT STATE” and then place the very first bit (e.g.,
the most significant bit) of the “outbound” Z3 byte onto the “TxPOH_n” input pin, upon the very next falling
edge of “TxPOHClk_n”. This data bit will be sampled and latched into the “Transmit STS-3c POH Processor”
block circuitry, upon the very next rising edge of “TxPOHClk_n”.
Note:
This “WAIT STATE” period is necessary because the Z3 byte is the seventh byte within the POH.
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