參數(shù)資料
型號(hào)： XRT94L33IB-L
廠商： Exar Corporation
文件頁數(shù)： 303/465頁
文件大?。?/td> 0K
描述： IC MAPPER DS3/E3/STS-1 504TBGA
標(biāo)準(zhǔn)包裝： 24
應(yīng)用： 網(wǎng)絡(luò)切換
接口： 總線
電源電壓： 3.14 V ~ 3.47 V
封裝/外殼： 504-LBGA
供應(yīng)商設(shè)備封裝： 504-TBGA（35x35）
包裝： 托盤
安裝類型： 表面貼裝
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xr
XRT94L33
3-CHANNEL DS3/E3/STS-1 TO STS-3/STM-1 MAPPER IC DATA SHEET
Rev.1.2.0.
371
At this point, the Receive STS-3 TOH Processor block will proceed to count B2 byte errors. If the Receive
STS-3 TOH Processor block is currently declaring the SD defect condition; it will now clear the SD defect
condition if it detects less than 8 B2 byte errors, within a given 256ms period.
Occurrences whenever the Receive STS-3 TOH Processor block clears the SD Defect Condition
Anytime the Receive STS-3 TOH Processor block clears the SD Defect Condition, then it will do the following.
It will generate the “Change of SD Defect Condition” Interrupt
Note:
The Receive STS-3 TOH Processor block will indicate that it is generating this interrupt by toggling the “INT*”
output pin “l(fā)ow” and be setting the “Change of SD Defect Condition Interrupt Status” bit to “1”, as depicted
below.
Receive STS-3 Transport Interrupt Status Register – Byte 0 (Address = 0x110B)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
Change of
SF Defect
Condition
Interrupt
Status
Change of
SD Defect
Condition
Interrupt
Status
Detection of
REI-L Error
Interrupt
Status
Detection of
B2 Byte
Error
Interrupt
Status
Detection of
B1 Byte
Error
Interrupt
Status
Change of
LOF Defect
Condition
Interrupt
Status
Change of
SEF Defect
Condition
Interrupt
Status
Change of
LOS Defect
Condition
Interrupt
Status
RUR
0
1
0
It will set Bit 3 (SD Defect Declared) within the “Receive STS-3 Transport Status Register – Byte 0” to “0”,
as depicted below.
Receive STS-3 Transport Status Register – Byte 0 (Address = 0x1107)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
RDI-L
Defect
Declared
S1 Byte
Unstable
Defect
Declared
K1, K2 Byte
Unstable
Defect
Declared
SF Defect
Declared
SD Defect
Declared
LOF Defect
Declared
SEF Defect
Declared
LOS Defect
Declared
R/O
0
2.3.1.14
SF DECLARATION AND CLEARANCE CRITERIA
The Receive STS-3 TOH Processor block is capable of declaring and clearing the SF condition. Further, the
Receive STS-3c TOH Processor block register set permits the user to define the “SF Declaration” and
“Clearance” criteria.
The Receive STS-3 TOH Processor block actually consists of two different “SF” Detectors.
The “Interval” SF Detector
The “Burst” SF Detector
The “Interval” SF Detector accumulates B2 errors over a long “user-defined” period of time. If the number of
B2 errors (accumulated over this “user-defined” period of time) exceeds a user-defined “threshold”, then the
“Interval” SF Detector will declare an “SF” Condition.
The “Burst” SD Detector functions similarly to that of the “Interval” SF Detector, in that it also accumulates B2
errors over a “user-defined” period of time. Further, the “Burst” SF Detector will declare the SF condition if the
number of B2 errors (accumulated over this “user-defined” period of time) exceeds a “user-defined” threshold,
then the “Burst” SD Detector will declare an “SF Condition”.
There are two main differences between the “Interval” SF Detector and the “Burst” SF Detectors.
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PDF描述
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XRT94L43A 制造商:EXAR 制造商全稱:EXAR 功能描述:SONET/SDH OC-12 TO 12XDS3/E3 MAPPER
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