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參數(shù)資料
| 型號： | XRT84L38 |
| 廠商： | Exar Corporation |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁數(shù)： | 440/453頁 |
| 文件大小： | 2982K |
| 代理商： | XRT84L38 |
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XRT84L38
420
OCTAL T1/E1/J1 FRAMER
REV. 1.0.1
The table below shows configurations of the Receive Start of Transfer Enable bit and the Receive End of
Transfer Enable bit of the Data Link Interrupt Enable Register.
DATA LINK INTERRUPT ENABLE REGISTER (DLIER) (INDIRECT ADDRESS = 0XNAH, 0X07H)
The table below shows configurations of the HDLC Controller Interrupt Enable bit of the Block Interrupt Enable
Register.
BLOCK INTERRUPT ENABLE REGISTER (BIER) (INDIRECT ADDRESS = 0XNAH, 0X00H)
When these interrupt enable bits are set and the SLC96 message is received in the data link channel, the
SLC96 Data Link Controller changes the Receive Start of Transfer and Receive End of Transfer status bits of
the Data Link Status Register (DLSR). These two status indicators are valid until the Data Link Status Register
is read. Reading these register clears the associated interrupt if Reset Upon Read is selected in Interrupt
Control Register (ICR). Otherwise, a write-to-clear operation by the microprocessor is required to reset these
status indicators.
The table below shows the Receive Start of Transfer and Receive End of Transfer status bits of the Data Link
Status Register.
DATA LINK STATUS REGISTER (DLSR) (INDIRECT ADDRESS = 0XNAH, 0X06H)
The SLC96 Data Link Controller can also generate interrupts when the ABORT sequence is received in the
data link channel to the microprocessor. This is the Receive ABORT Sequence (RxABORT).
To enable this interrupt, the Receive ABORT Sequence Enable bit of the Data Link Interrupt Enable Register
(DLIER) have to be set. In addition, the HDLC Controller Interrupt Enable bit of the Block Interrupt Enable
Register (BIER) needs to be one.
B
IT
N
UMBER
B
IT
N
AME
B
IT
T
YPE
B
IT
D
ESCRIPTION
5
Receive Start of
Transfer Enable
R/W
0 - The Receive Start of Transfer interrupt is disabled.
1 - The Receive Start of Transfer interrupt is enabled.
3
Receive End of
Transfer Enable
R/W
0 - The Receive End of Transfer interrupt is disabled.
1 - The Receive End of Transfer interrupt is enabled.
B
IT
N
UMBER
B
IT
N
AME
B
IT
T
YPE
B
IT
D
ESCRIPTION
3
HDLC Controller
Interrupt Enable
R/W
0 - Every interrupt generated by the HDLC Controller is disabled.
1 - Every interrupt generated by the HDLC Controller is enabled.
B
IT
N
UMBER
B
IT
N
AME
B
IT
T
YPE
B
IT
D
ESCRIPTION
5
Receive Start of
Transfer
RUR /
WC
0 - There is no data link message in the data link channel.
1 - The SLC96 Data Link Controller began to receive a data link message
in the data link channel.
3
Receive End of
Transfer
RUR /
WC
0 - No data link message was present in the data link channel.
1 - The SLC96 Data Link Controller finished receiving a data link mes-
sage in the data link channel.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XRT84L38_06 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| XRT84L38IB | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| XRT84V24 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| XRT86L30 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XRT84L38_06 | 制造商:EXAR 制造商全稱:EXAR 功能描述:OCTAL T1/E1/J1 FRAMER |
| XRT84L38IB | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC 8 Ch T1/E1 Framer RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
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| XRT84L38-SL38PCI | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| XRT85L61 | 制造商:EXAR 制造商全稱:EXAR 功能描述:BITS (BUILDING INTEGRATED TIMING SUPPLY) CLOCK EXTRACTOR |
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