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參數(shù)資料
| 型號(hào)： | XRT84L38 |
| 廠商： | Exar Corporation |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁(yè)數(shù)： | 431/453頁(yè) |
| 文件大?。?/td> | 2982K |
| 代理商： | XRT84L38 |
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XRT84L38
411
REV. 1.0.1
DS1 Receive Fractional Output Interface Block
OCTAL T1/E1/J1 FRAMER
The Receive D or E Channel Source Select [1:0] bits of the Receive Data Link Select Register (RSDLSR)
determines which one of the above-mentioned modules to be output destinations of D or E timeslot. The table
below shows configuration of the Receive D or E Channel Source Select [1:0] bits of the Receive Data Link
Select Register (RSDLSR).
RECEIVE DATA LINK SELECT REGISTER (RSDLSR) (INDIRECT ADDRESS = 0XN0H, 0X0CH)
For the Receive HDLC Controller to be output destination of D or E channel, the Receive D or E Channel
Source Select [1:0] bits of the Receive Data Link Select Register has to be set to 01.
13.2.3
Receive BOS (Bit Oriented Signaling) Processor
The Receive BOS Processor handles receiving and processing of BOS messages through the DS1 data link
channel. It generates Receive End of Transfer (RxEOT) interrupt each time a BOS message is received and
stores the BOS message into the receive message buffer. In the later section, we will discuss how to configure
the BOS Processor Block to receive BOS message.
13.2.3.1
How to configure the BOS Processor Block to receive BOS
This section describes how to configure the BOS Processor Block to receive BOS message and how to read
out the BOS message. The operation of the receive BOS Processor is interrupt-driven. When a BOS message
is received, message octet is written to the next receive data link message buffer opposite to that last used.
The receive BOS Processor generates interrupts to the microprocessor notifying it that a BOS message is
received. The BOS message can then be extracted from the appropriate receive data link buffer.
13.2.3.1.1
Step 1: Enable receive BOS message interrupts
The BOS Processor can generate a couple of interrupts indicating the status of BOS message received to the
microprocessor. These are the Receive Start of Transfer (RxSOT) interrupt and the Receive End of Transfer
(RxEOT) interrupt.
To enable these interrupts, the Receive Start of Transfer Enable bit and the Receive End of Transfer Enable bit
of the Data Link Interrupt Enable Register (DLIER) have to be set. In addition, the HDLC Controller Interrupt
Enable bit of the Block Interrupt Enable Register (BIER) needs to be one.
The table below shows configurations of the Receive Start of Transfer Enable bit and the Receive End of
Transfer Enable bit of the Data Link Interrupt Enable Register.
DATA LINK INTERRUPT ENABLE REGISTER (DLIER) (INDIRECT ADDRESS = 0XNAH, 0X07H)
B
IT
N
UMBER
B
IT
N
AME
B
IT
T
YPE
B
IT
D
ESCRIPTION
3-2
Receive D or E
Channel Source
Select [1:0]
R/W
00 - The data link bits extracted form the D or E channel of incoming DS1
frame are inserted into the Receive Serial Data Output Interface via the
RxSer_n pins.
01 - The data link bits extracted form the D or E channel of incoming DS1
frame are inserted into the Receive HDLC Controller.
10 - The data link bits extracted form the D or E channel of incoming DS1
frame are inserted into the Receive Fractional T1 Output Interface via the
RxFrT1_n pins.
11 - The data link bits extracted form the D or E channel of incoming DS1
frame are inserted into the Receive Serial Data Output Interface via the
RxSer_n pins.
B
IT
N
UMBER
B
IT
N
AME
B
IT
T
YPE
B
IT
D
ESCRIPTION
5
Receive Start of
Transfer Enable
R/W
0 - The Receive Start of Transfer interrupt is disabled.
1 - The Receive Start of Transfer interrupt is enabled.
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PDF描述 |
|---|---|
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| XRT84L38-SL38PCI | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| XRT85L61 | 制造商:EXAR 制造商全稱:EXAR 功能描述:BITS (BUILDING INTEGRATED TIMING SUPPLY) CLOCK EXTRACTOR |
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