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參數(shù)資料
| 型號： | XRT84L38 |
| 廠商： | Exar Corporation |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁數(shù)： | 299/453頁 |
| 文件大?。?/td> | 2982K |
| 代理商： | XRT84L38 |
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XRT84L38
279
REV. 1.0.1
OCTAL T1/E1/J1 FRAMER
The Receive Time-slot Indicator Clock signal (RxTSClk_n) is a multi-function output pin. When configured to
operate in normal condition (that is, when the Receive Fractional E1 Input Enable bit is equal to zero), the
RxTSClk_n is a 256KHz clock that pulses HIGH for one E1 bit period whenever the Receive Payload Data
Output Interface block is outputting the LSB of each of the twenty-four time slots. The local Terminal Equipment
should use this clock signal to sample the RxTSb[0] through RxTSb[4] bits and identify the time-slot being
processed via the Receive Section of the framer.
When the Receive Fractional E1 Output Enable bit is equal to one, the RxTSClk_n will output gaped fractional
E1 clock whenever Fractional E1 payload data is present at the RxFrTD_n pin. The local Terminal Equipment
can latch in Fractional E1 payload data at falling edge of the clock. Otherwise, this pin will be a clock enable
signal to Receive Fractional E1 output signal (RxFrTD_n) if the framer is configured accordingly. In this way,
Fractional E1 payload data is clocked into the Terminal Equipment using un-gaped Receive Serial Output
Clock (RxSerClk_n). A detailed discussion of the Fractional E1 Payload Data Output Interface can be found in
later sections.
A detailed discussion of how to connect the Receive Payload Data Output Interface block to the local Terminal
Equipment with Slip Buffer enabled or disabled can be found in the later sections.
6.2.2.1
Connect the Receive Payload Data Output Interface block to the Local Terminal
Equipment if the Slip Buffer is bypassed
By setting the Slip Buffer Enable [1:0] bits of the Slip Buffer Control Register to 00 or 11, the Receive Framer
Module routes the Receive Payload Data directly to the Receive Payload Data Output Interface without
passing through the Elastic Buffer. The XRT84L38 device uses the Recovered Receive Line Clock internally to
carry the Receive Payload Data directly across the whole chip. The Recovered Receive Line Clock is
essentially become timing source of the Receive Serial Clock output.
If the Slip Buffer is bypassed, the Receive Single-frame Synchronization signal is automatically configured to
be output signals. It should pulse HIGH for one E1 bit period (488ns) at the last bit position of each E1 frame.
By triggering on the HIGH pulse on the Receive Single-frame Synchronization signal, the Terminal Equipment
can identify the end of an E1 frame and should prepare to accept payload data of the next E1 frame from the
framer.
The Receive Multi-frame Synchronization signal should pulse HIGH for one E1 bit period (488ns) at the last bit
position of an E1 multi-frame. By triggering on the HIGH pulse on the Receive Multi-frame Synchronization
signal, the framer can identify the end of an E1 super-frame and should prepare to accept payload data of the
next E1 super-frame from the framer.
RxTSb[1]
Output
RxSig
Output
RxTSb[2]
Output
RxTS
Output
R
ECEIVE
F
RACTIONAL
E1 O
UTPUT
B
IT
= 0
R
ECEIVE
F
RACTIONAL
E1 O
UTPUT
B
IT
= 1
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PDF描述 |
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參數(shù)描述 |
|---|---|
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| XRT84L38-SL38PCI | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| XRT85L61 | 制造商:EXAR 制造商全稱:EXAR 功能描述:BITS (BUILDING INTEGRATED TIMING SUPPLY) CLOCK EXTRACTOR |
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